KR20060108714A - 환경설정가능 입출력 단자 - Google Patents

환경설정가능 입출력 단자 Download PDF

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Abstract

본 발명은 입력단자, 출력단자 또는 양방향단자일 수 있도록 칩 I/O 단자를 구성하는 것에 관한 것이다. 더욱이, I/O 단자가 출력단자 또는 양방향단자인 경우 상기 I/O 단자는 다른 신호소스들과 함께 구성될 수 있다. 또한, 단자가 어느 한 방향으로 동작할 때 반전되도록 구성될 수 있다. 구조는 예컨대 주어진 패키지 구성 및 다른 구현 필요성에 따라 적절하게 패키지상의 다른 핀들에 대응하는 것이 필요할 때 이 구성을 변경하도록 형성된다. 이 구성가능성은 집적회로가 내장되는 칩과 패키지 사이에 융통성과 독립성을 크게 한다.
환경설정가능한 입출력 단자, 집적회로

Description

환경설정가능 입출력 단자{Configurable Input/Output Terminals}
본 발명은 일반적으로 집적회로에 관한 것이다. 보다 상세하게, 본 발명은 환경설정가능한 기능을 가지도록 입출력 단자를 동작시키는 구조에 관한 것이다.
전자 및 컴퓨팅 기술은 일하고 노는 방식을 바꾸었다. 많은 전자 또는 컴퓨팅 시스템은 복잡한 기능을 수행하도록 공동으로 상호작용하는 다양한 부품들에 의지한다. 부품은 일반적으로 칩과 패키지를 포함한다.
칩은 기능을 수행하는 복잡한 회로를 포함한다. 칩은 어떤 회로가 제조되는지에 따라 반도체(예컨대, 실리콘) 또는 유전체(예컨대, 사파이어)로 구성되는 경향이 있다.
패키지는 칩이 인쇄회로기판과 인터페이스하게 하고, 상기 칩에 대하여 소정의 보호를 제공하도록 한다. 상기 보호는 전자파 장애(EMI) 차폐, 온도 분산 구조, 및/또는 칩상에서 손상되기 쉬운 회로구조와의 불가피한 접촉을 방지하기 위한 물리적 장벽보호를 포함할 수 있다. 패키지는 상기 패키지가 통합된 회로기판상에 있는 소켓에 꽂혀질 수 있도록 적절하게 위치된 다수의 핀을 포함한다. 이들 핀 중 일부 또는 모두는 상기 칩상의 적절한 접합 패드(bond pad)에 전기연결될 수 있고, 이에 의해 패키지를 통한 칩과 인쇄회기판 사이의 전기 연결을 확립한다. 따라서, 칩은 패키지를 통해 인쇄회로기판으로부터 신호와 전원을 받을 수 있는 한편, 상기 패키지를 통해 상기 인쇄회로기판으로 출력 신호를 제공할 수 있다.
패키지의 크기가 칩 크기에 의해 제한되는 경우, 상기 패키지는 "코어 바운드(core-bound)"인 것으로 간주된다. 패키지의 크기가 상기 패키지상에 있는 다수의 핀에 의해 제한되는 경우, 상기 패키지는 "I/O 바운드(I/O bound)"인 것으로 간주된다. 중요한 인쇄회로 공간을 보호하기 위해, 패키지가 칩 기능의 소정 수준에 대해 가능한 한 작아지게 하는 것이 이점적이다. 따라서, 칩이 I/O 바운드인 경우 칩 기능의 특정 수준에 필요로 하는 핀의 개수를 줄이는 구조가 이점적일 수 있다.
또한, 고가의 인쇄회로기판 재설계를 방지하기 위해, 개선된 칩이 이전 칩과 동일한 패키지 설계를 사용하게 하는 것이 종종 바람직하다. 이는 단순히 인쇄회로기판으로부터 구형칩 패키지를 뽑아내고 동일 위치에 신형칩 패키지를 꽂음으로써 신형칩의 향상된 기능이 달성되게 할 수 있다. 이는 인쇄회로기판의 재설계없이 향상된 기능이 달성되기 때문에 상당한 부가가치를 나타낸다. 그러나, 종종, 향상된 칩은 이전 칩보다 더 많은 핀을 사용하며, 이에 의해 신형 패키지가 구형 패키지와 호환될 수 없게 된다. 통상적으로 더 많은 핀을 사용하는 상당히 개선된 기능을 갖는 신형칩임에도 불구하고, 구형칩과 동일한 패키지에 신형칩이 사용될 수 있는 구조가 이점적일 수 있다.
더욱이, 다른 개인들은 회로기판 설계가 다르면서도 주어진 칩의 동일한 기능을 바랄 수 있다. 따라서, 한 고객은 30개의 핀과 또 다른 40개의 핀을 갖는 소켓을 가질 수 있다. 그러나, 모두가 동일한 칩을 갖는 것이 바람직하다. 따라서, 상기 패키지상에 개수가 다른 핀들이 있음에도 불구하고 동일한 종류의 칩이 다른 패키지에 합체될 수 있는 구조가 이점적일 수 있다.
해당기술분야의 이전 상태가 갖는 상술한 문제는 주어진 패키지 구성 및 다른 구현 필요성에 따라 적절하게 패키지상의 다른 핀들에 대응하도록 집적회로의 입출력(I/O) 단자를 구성하는 구조에 대한 것인 본 발명의 원리에 의해 극복된다. 이 구성가능성은 집적회로가 내장된 칩과 패키지 사이의 융통성 및 독립성을 크게 한다. 따라서, 다른 칩들도 동일 패키지내에 포함될 수 있다. 더욱이, 동일 칩이 다른 풋프린트(footprints) 및 핀 카운트(pin counts)를 갖는 다른 패키지에 포함될 수 있다.
집적회로는 하나 이상의 환경설정가능 I/O 단자를 포함하는 다수의 입출력(I/O) 단자를 포함한다. 각각의 환경설정가능 I/O 단자는 입력단자, 출력단자, 또는 양방향단자로서 특정될 수 있다. 집적회로는 환경설정가능 I/O 단자가 입력단자 또는 양방향단자로서 지정되는 경우 상기 환경설정가능 I/O 단자에 제공된 신호가 집적회로에 의해 수신되게 하도록 구성되는 입력용이 구조를 포함한다. 한편, 출력용이 구조는 환경설정가능 I/O 단자가 출력단자 또는 양방향단자로서 지정되는 경우 상기 집적회로에 의해 제공된 신호가 I/O 단자에 나타나게 한다. 상기 I/O 단자는 환경설정가능하기 때문에, 집적회로는 또한 상기 환경설정가능 I/O 단자의 입출력 지정을 변경하는 구조를 포함한다.
집적회로는 또한 복수의 신호소스를 포함할 수 있다. 출력단자 또는 양방향단자로서 구성되는 각각의 환경설정가능 I/O 단자에 대해, 신호소스 선택 구조는 신호소스 중 하나를 선택한다. 또한, 신호소스 라우팅구조는 상기 선택된 신호소스로부터 출력단자 또는 양방향단자로서 지정되는 환경설정가능 I/O 단자로 신호를 제공한다. 신호소스는, 예컨대, 하나 이상의 직렬 인터페이스 컨트롤러, 클럭, 레지스터에 결합된 래치 어레이(latch array) 또는 레지스터 비트에 결합된 래치, 또는 신호를 발생시킬 수 있는 임의의 다른 구조를 포함할 수 있다.
또한, 집적회로는 또한 입력신호 및/또는 출력신호가 반전되어야 하는지 여부를 지정하는 반전지정구조를 가질 수 있다. 그런 경우, 반전실행구조가 상기 반전지정구조의 반정지정을 실시한다. 각각의 상기 구조는 별개의 유닛일 수 있거나 상기에서 간략히 요약된 구조들 중 하나 이상의 구조를 사용하는 부품들을 가질 수 있다.
이런 식으로, 환결설정가능 한 것으로서 지정되는 적어도 이들 I/O 단자는 입출력 지정, 신호소스 지정 및 주어진 구현 필요성에 따라 적절하게 다른 환경설정들과 함께 구성될 수 있다.
따라서, 환경설정가능 I/O 단자는 동일한 칩이 매우 다양한 다른 목적의 패키지들에도 끼워질 수 있어, 이에 의해 단일 칩 설계가 다른 많은 인쇄회로기판 구성을 만족하게 한다. 더욱이, 환경설정가능 I/O 단자는 상기 칩이 다른 칩과 동일한 패키지에 끼워질 수 있도록 구성될 수 있어, 이에 의해 칩 변경에 대한 인쇄회로기판 재설계를 방지하게 한다.
본 발명의 또 다른 특징 및 이점은 하기의 설명에 나타나 있으며, 부분적으로는 설명으로부터 명백히지거나 본 발명의 실시에 의해 알 수 있다. 본 발명의 특징 및 이점은 특히 특허청구범위에 지적된 장치 및 결합에 의해 구현되고 달성될 수 있다. 본 발명의 이들 및 다른 특징은 하기의 설명 및 특허청구범위로부터 더 완전하게 명백해지거나 하기에 나타낸 바와 같이 본 발명의 실시예 의해 알 수 있다.
본 발명의 상기 언급한 이점 및 특징과 다른 이점 및 특징이 달성될 수 있는 방식을 설명하기 위해, 첨부도면에 도시된 구체적인 실시예에 대해 간략히 상술한 본 발명의 더 상세한 설명이 이루어 진다. 이들 도면은 본 발명의 대표적인 실시예만을 도시한 것이며 따라서 본 발명의 범위를 제한하는 것으로 간주되지 않아야 함을 이해하면서, 본 발명은 첨부도면의 사용을 통해 추가적인 특이성 및 세부내용과 함께 기술되고 설명되어 진다:
도 1은 집적회로가 적어도 일부분이 환경설정가능한 다수의 입출력(I/O) 단자를 포함하는 집적회로/패키지 결합을 사시도로 도시한 것이다;
도 2는 I/O 단자를 구성하는 다수의 모듈과 결합하는 환경설정가능 I/O 단자를 개략적으로 도시한 것이다;
도 3a는 입출력 특성, 반전 특성(inversion properties), 및 I/O 단자의 특성을 통한 가능한 패스(pass)를 설정하는 환경설정 회로의 회로도이다;
도 3b는 I/O 단자가 출력단자 또는 양방향단자로서 구성되는 경우 I/O 단자의 신호소스를 설정하는 환경설정 회로의 회로도를 도시한 것이다;
도 4는 본 발명의 원리에 따라 I/O 단자를 구성하는 방법의 흐름도를 도시한 것이다;
도 5는 본 발명의 원리가 이용될 수 있는 많은 시스템들 중 하나를 나타내는 레이저 송신기/수신기의 개략도를 도시한 것이다; 그리고
도 6은 도 5에 도시된 컨트롤 칩의 디지털 부분을 도시한 것이다.
본 발명의 원리는 집적회로의 입출력(I/O) 단자가 주어진 패키지 구성 및 다른 구현의 필요에 따라 적절하게 패키지상에 있는 다른 핀들에 대응하도록 구성하는 구조에 관한 것이다. 이러한 구성가능성(configurability)은 패키지와 상기 패키지에 내장된 칩 간의 융통성과 독립성을 크게 한다. 각각의 환경설정가능 I/O 단자는 입력단자, 출력단자 또는 양방향단자로서 상술될 수 있다.
집적회로는 환경설정가능 I/O 단자가 입력단자 또는 양방향단자로서 지정되는 경우 상기 환경설정가능 I/O 단자에 제공된 신호가 상기 집적회로에 의해 수신되게 한다. 한편, 집적회로에 의해 제공된 신호는 환경설정가능 I/O 단자가 출력단자 또는 양방향단자로서 지정되는 경우 상기 I/O 단자에 나타나게 허용된다. 상기 I/O 단자는 환경설정가능하기 때문에, 집적회로는 또한 환경설정가능 I/O 단자의 입출력 지정을 변경하는 구조를 포함한다. 신호소스를 선택하고 입출력 비트를 반전하는 구조가 또한 제공된다.
도면으로 돌아와서, 도 1은 칩(100)의 사시도를 도시한 것이다. 칩은 기판(101)상에 제조되는 집적회로(102)를 포함한다. 집적회로(102)는 다수의 단 자(103)를 갖는다. 특히, 단자는 상부면에 있는 칩(100)의 외부 가장자리를 따라 배치된 단자(103(1) 내지 103(36))인 것으로 도시되어 있다. 단자의 정확한 개수, 방향 및 위치는 본 발명의 원리에 대해 중요하지 않다. 칩(100)은 단지 예로서 도시된 것이다.
단자(103)는 칩이 I/O 버퍼에 전원을 공급하고 상기 칩(100)을 통해 기준 전압을 전파하는데 사용되는 다수의 전원 단자를 포함할 수 있다. 도 1의 예시적인 칩에서, 단자(103(1),103(6),103(10),103(15),103(19),103(24),103(28) 및 103(33) )는 상기 단자를 나타내는 해당 사각형에 어떠한 수직선 또는 수평선도 없는 것으로 표시되는 전원단자이다.
다른 단자들은 집적회로(102)에 이해 수신되거나 제공되는 신호를 전달하는 입출력(I/O) 단자이다. 이들 I/O 단자는 수직선을 포함하는 해당 사각형에 의해 식별된다(단자 103(1) 내지 103(5), 103(7) 내지 103(9), 103(11) 내지 103(14), 103(16) 내지 103(18), 103(20) 내지 103(23), 103(25) 내지 103(27), 103(29) 내지 103(32), 및 103(34) 내지 103(36) 참조).
이들 I/O 단자 중 몇몇은 플러스(+) 심볼을 형성하도록 수평선을 또한 포함하는 해당 사각형에 의해 표현되게 구성될 수 있다(단자 103(2), 103(4), 103(7), 103(9), 103(11), 103(13), 103(16), 103(18), 103(21), 103(23), 103(25), 103(27), 103(29), 103(31), 103(34) 및 103(36) 참조). 그러나, 이는 단지 예이다. 바로 그 단자가 전원단자 또는 I/O 단자인지 그리고 어떤 I/O 단자가 환경설정가능한지는 본 발명의 원리에 중요하지 않다.
칩(100)은 종종 다수의 핀(11)을 포함하는 패키지(100)내에 내장됨으로써 통합된다. 패키지의 정확한 구조는 본 발명의 원리에 중요하지 않다. 실제로, I/O 단자의 구성가능성은 단일 칩 타입이 매우 다양한 패키지들에 합체되게 하고, 여러 종류의 칩들이 단일 패키지 타입에 합체되게 한다.
도 2는 본 발명의 원리에 따른 I/O 단자를 구성하는 다수의 모듈과 결합하는 환경설정가능 I/O 단자를 개략적으로 도시한 것이다. 도 2에 도시된 모듈은 단일 환경설정가능 I/O 단자(200)를 구성하도록 동작한다. 유사한 구조가 칩상의 각 환경설정가능 I/O 단자에 사용될 수 있다.
각각의 환경설정가능 I/O 단자는 입력단자, 출력단자 또는 양방향단자로서 지정될 수 있다. 따라서, 집적회로(102)는 I/O 환경설정모듈(201)을 포함한다. I/O 환경설정모듈(201)은 입출력 지정구조(202), 입력용이 구조(203), 출력용이 구조(204), 및 I/O 변경구조(205)를 포함한다. 입출력 지정구조(202)는 환경설정가능한 입출력 단자(200)가 입력단자, 출력단자, 또는 양방향단자인지를 지정하도록 구성된다. 입력용이 구조(203)는 환경설정가능한 입출력 단자(200)가 입력단자 또는 양방향단자로서 지정되는 경우 상기 환경설정가능한 입출력 단자(200)에 제공된 신호가 집적회로(102)에 의해 수신되게 하도록 구성된다. 출력용이 구조(204)는 환경설정가능한 입출력 단자(200)가 출력단자 또는 양방향단자로서 지정되는 경우 상기 집적회로(102)에 제공된 신호가 환경설정가능한 입출력 단자(200)에 의해 나타나게 하도록 구성된다. 입출력 변경구조(205)는 필요하다면 상기 환경설정가능한 입출력 단자의 입출력 지정을 변경하도록 구성된다.
집적회로는 또한 환경설정가능 I/O 단자(200)와 같이 임의의 환경설정가능 I/O 단자에 대한 신호소스로서 사용될 수 있는 다수의 신호소스(210)를 포함할 수 있다. 신호소스(210)는 수직 타원(214)으로 표시된 바와 같이 가능성 있는 다른 것들 중에서 3개의 신호소스(211, 212 및 213)를 포함하는 것으로 도시되어 있다. 신호소스는, 예컨대, 직렬 인터페이스 컨트롤러, 클럭, 래치 어레이(latch arrays)에 결합된 레지스터, 또는 플립 플롭(flip flop)에 결합된 레지스터 비트를 포함할 수 있다.
환경설정가능 I/O 단자(200)가 출력단자 또는 양방향단자로서 구성되는 경우, 소스 환경설정모듈(220)이 신호소스(21) 중 적절한 하나가 단자(200)용 신호소스로서 이용되게 하는 것을 보조한다. 소스 환경설정모듈(220)은 신호소스 중 하나를 선택하도록 구성된 단일 신호소스 선택구조(221) 및 상기 선택된 신호소스로부터 환경설정가능 I/O 단자(200)로 신호를 제공하도록 구성된 단일 신호소스 라우팅구조(222)를 포함한다.
환경설정가능 I/O 단자(200)는 또한 상기 환경설정가능 I/O 단자(200)의 반전 특징을 설정하기 위한 반전환경설정모듈(230)을 포함할 수 있다. 반전 특징은, 예컨대, 입력신호 및/또는 출력신호가 반전되는지 여부를 포함한다. 반전환경설정모듈(230)은 입력신호 및/또는 출력신호가 반전되어야 하는지 여부를 지정하도록 구성되는 반전지정구조(231) 및 반전지정구조의 반전지정을 실시하도록 구성되는 반전실행구조(232)를 포함한다. 다른 환경설정모듈(240)은 환경설정가능 I/O 단자(200)의 다른 태양을 구성하도록 형성될 수 있다.
예컨대, I/O 단자(200)는 풀업(pull up) 또는 풀다운(pull down) 특성에 대해 구성될 수 있다. 예컨대, I/O 단자(200)는 큰 임피던스 단자, 약한 풀업 단자, 강한 풀업 단자, 약한 풀다운 단자, 강한 풀다운 단자일 수 있다. 이는 다른 환경설정모듈(240)에 의해 지원될 수 있는 다른 환경설정 옵션의 예를 나타낸다. 이 경우, 멀티플렉서가 상기 멀티플럭서에 입력된 환경설정에 응답하여 I/O 단자(200)에 적절한 풀업 또는 풀다운 저항(또는 큰 임피던스 연결)을 다중화시킬 수 있다.
도 2는 예시적인 구성 구조의 고도의 기능에 대한 개략적인 개요를 제공하도록 도시되어 있다. 이러한 기능의 임의의 주어진 회로 구현에서, 다양한 회로 부품들이 상술한 구조 중 하나 이상을 이용할 수 있다. 따라서, 다양한 구조들이 별개일 필요가 없다. 또한, 다수의 구조들이 단지 상기 환경설정가능 I/O 단자(200)만이 아니라 다수의 환경설정가능 I/O 단자에 환경설정 유용성을 형성하는 부품을 가질 수 있다. 도 2에 도시된 다양한 구조를 포함하는 상기 특정한 회로의 예를 설명한다. 그러나, 본 발명의 원리는 어떤 특정 회로에 국한되지 않는다.
도 3a는 입출력 특성, 반전 특성 및 환경설정가능 I/O 단자(300)의 특성을 통한 가능한 패스를 설정하는 환경설정회로의 회로도이다.
환경설정가능 I/O 단자(300)는 I/O 버퍼(310)에 연결된다. 약한 풀업 소자(311)는 작동되는 경우 환경설정가능 출력단자(300)를 고전압원에 연결시킨다. 강한 풀업 소자(311')는 작동되는 경우 상기 단자(300)를 고전압원에 연결시킨다. 풀다운 소자(312)는 작동되는 경우 상기 소자(300)를 저전압원에 연결시킨다. 환경설정가능 I/O 단자(300)가 고임피던스 단자로서 구성되는 경우, 환경설정 입력(351 및 352)은 00에 지정될 수 있고, 이에 의해 상기 단자(300)로부터 상기 풀업 소자(311)와 상기 풀다운 소자(312)를 해제시킨다. 단자(300)가 환경설정 입력 01을 사용하여 약한 풀업으로서 구성되는 경우, 약한 풀업 소자(311)가 단자(300)에 연결된다. 환경설정 입력 10을 사용하여 약한 풀다운으로서 지정되는 경우, 약한 풀다운 소자(312)가 상기 단자(300)에 연결된다. 단자(300)가 환경설정 입력 11을 사용하여 강한 풀업으로서 구성되는 경우, 강한 풀업 소자(311')가 상기 단자(300)에 연결된다. 약한 풀업 저항(311) 및 약한 풀다운 저항(312)에 대한 가능한 저항값은 30㏀ 이다. 강한 풀업 저항(311')에 대한 가능한 저항값은 4.7㏀ 이다.
I/O 버퍼(310)는 또한 "인풋 이네이블(Input Enbl)" 신호와 단말기(300)에서의 신호를 수신하는 수신기 AND 게이트(313)를 포함한다. 따라서, "인풋 이네이블" 신호가 하이이면, 단말기(300)에서의 신호가 수신 로직 및 에지검출모듈(320)에 제공된다. 이 설명을 읽고 도 3a를 평가하는 경우 당업자에게 명백한 바와 같이, 수신 로직 및 에지검출모듈(320)은 4개 신호의 "인풋_스테이지[0:3]"를 발생시키며, 상기 "인풋_스테이지[0:3]"는 리셋 신호인 "Asynch_reset_n" 신호가 최근에 인가되지 않았고, "인풋 이네이블" 신호가 이들 4개의 가장 최근의 클럭 신호 동안 하이인 것을 가정하여 상기 신호 "클럭(Clock)"의 가장 최근의 4 싸이클 동안 수신된 4개 신호를 나타낸다. 이들 신호인 "인풋_스테이지[0:3]"가 집적회로(102)의 나머지에 제공될 수 있다. 또한, 명백한 바와 같이, 수신 로직 및 에지검출모듈(320)은 라이징 에지가 검출된 경우 "라이징 에지(Rising Edge)" 펄스를 발생시키고, 폴링 에지가 검출된 경우 "폴링 에지(falling Edge)" 펄스를 발생시킨다. 수신 로직 및 에지검출모듈(320)은 도 2의 입력용이 구조(203)의 일예를 나타낸다.
I/O 버퍼(310)는 또한 드라이버가 하이 "아웃풋 이네이블" 신호와 함께 작동되는 경우 환경설정가능 I/O 단자(300)에 "아웃풋 데이터" 신호를 제공하는 드라이버(314)를 포함한다. 환경설정 회로(330)는 2비트의 I/O 환경설정코드에 기초한 "아웃풋 이네이블" 신호를 제공하는 멀티플렉서(331)를 포함한다.
2 비트 I/O 환경설정코드가 또한 환경설정회로(330)에 제공된다. 2 비트 I/O 환경설정코드는 예컨대 2개의 1 비트 기억장소(353 및 354)로부터 제공될 수 있다. "00"의 I/O 환경설정코드는 단자(300)가 입력 단자만으로서 작동하는 것을 나타낸다. 따라서, "00"의 I/O 환경설정코드는 로직 0이 "아웃풋 이네이블" 신호로서 멀티플렉서(331)를 통해 인가되게 하며, 이에 의해 단자(300)로부터 상기 "아웃풋 데이터" 신호를 분리시킨다. 마찬가지로, 이 코드는 반전된 입력을 갖는 OR 게이트(333)에 인가되며, 이에 의해 "인풋 이네이블" 신호가 하이가 되게 한다. 따라서, "00"의 I/O 환경설정코드는 단자(300)가 입력 단자로서 기능하게 한다.
"01"의 I/O 환경설정코드는 단자(300)가 오로지 출력 단자인 것을 나타낸다. 이 코드는 또한 로직 1이 "아웃풋 이네이블" 신호로서 멀티플렉서(331)을 통해 인가되게 하며, 이에 의해 상기 "아웃풋 데이터" 신호가 단자(300)에 결합되게 한다. 이 코드는 로직 0으로 반전되는 OR 게이트(333)에 인가된다. 따라서, "인풋 이네이블" 신호가 로우이고, 이에 의해 환경설정가능 I/O 단자를 수신 로직 및 에지검출모듈(320)로부터 고립시킨다. 따라서, "01"의 I/O 환경설정코드는 신호 "아웃풋 데이터"를 단자(300)에 인가함으로써 단자(300)가 출력 단자로서 기능하게 한다.
"10"의 I/O 환경설정코드는 환경설정가능 I/O 단자(300)가 양방향인 것을 나타낸다. 이 코드는 "인풋 이네이블" 신호가 하이이도록 하는 OR 게이트(333)에 인가된다. 따라서, 신호가 단자(300)에 제공되거나 수신된 것은 무엇이든지 상기 신호가 집적회로(102)에 의해 스스로 나타나더라도 또한 수신 로직 및 에지검출모듈(320)에 제공된다. 동작동안, 집적회로(102)가 자체 진단을 수행하지 않는다면 단자(300)에 데이터를 제공하는 경우 수신된 신호를 무시한다. 이 코드는 또한 멀티플렉서(331)가 "아웃풋 이네이블" 신호로서 신호 "OE"를 통과하게 한다. 따라서, "OE" 신호를 발생시키는 부품은 신호 "아웃풋 데이터"가 환경설정가능 I/O 단자(300)에 결합되고 환경설정가능 I/O 단자(300)로부터 분리되는 때의 타이밍을 제어한다. "OE" 신호를 발생시키는 부품은 임의의 수신된 신호를 사용하여 출력 신호를 시간조절함으로써 단자(300)에서의 입력신호와 출력신호 간의 충돌이 방지된다. 예컨대, 일반적으로 직렬 인터페이스 컨트롤러는 양방향 데이터 라인상에 사용하기 위한 이러한 충돌방지 로직을 갖는다. 따라서, "10"의 I/O 환경설정코드는 단자(300)가 양방향단자로서 동작하게 하며, 상기 부품은 신호 "OE"를 발생시켜 소정의 충돌방지 타이밍을 구현한다.
나머지 I/O 환경설정코드는 "11"는 오픈 드레인 양방향단자(open drain bi-directional terminal)로서 환경설정가능 I/O 단자(300)를 구성하기 위한 것이다. 이 환경설정은 반전 및 패스스로우 환경설정코드와 밀접하게 상호연관되어 있어, 이 I/O 환경설정은 반전 및 패스스로우 환경설정코드에 대해 자주 기술된다. "앤드 패스스로우 낫 오어(AND Passthrough not OR)" 환경설정비트는 1 비트 기억장 소(355)에서 나온다. "이네이블 패스스로우" 환경설정비트는 1 비트 기억장소(356)에서 나온다. "인버터 인풋" 비트는 1 비트 기억장소(357)에서 나온다. "인버트 아웃풋" 비트는 1 비트 기억장소(358)에서 나온다.
오픈 드레인 구성은 I2C와 같거나 동일 신호를 구동하는 다수의 드라이버들(가능하게는 다수의 칩들)이 있을 때 인퍼페이스와 함께 사용될 수 있다. 이러한 오픈 드레인 모드에 대해, 출력은 '0'으로만 구동된다. '1'은 풀업 저항에 의해 출력을 고임피던스 상태로 대체함으로써 달성된다. 이러한 구성 구조를 제공함으로써 CPU 프로그램 또는 다른 하드웨어 소스 중 어느 하나와 함께 이러한 모드의 사용이 간소해진다. 이 모드는 양방향 모드 "10"로서 구성하고 출력 소스를 "0"으로 설정한 후 출력에서 "0"을 도출하기 위해 상기 아웃풋 이네이블을 "1"로 구동시키거나 출력을 "1"로 올리게 하기 위해 상기 아웃풋 이네이블을 "0"으로 설정함으로써 에뮬레이트될 수 있다. 따라서, "11" 오픈 드레인 구성을 구현함으로써, 사용자/하드웨어 소스가 출력 구성을 알게 할 필요가 없다.
단자가 오픈 드레인 양방향으로 구성되는 경우, "인풋 이네이블" 신호는 단자(300)에서의 신호가 수신 로직 및 에지검출모듈(320)에 수신되는 것이 다시 한번 하이인 것을 나타낸다. 더욱이, "이네이블 패스스로우" 환경설정비트가 로우이고, "인버트 아웃풋" 환경설정비트도 또한 로우인 경우, 신호 "데이터"가 하이일 때 신호 "아웃풋 이네이블"은 로우이고, 신호 "데이터"가 로우일 때 신호 "아웃풋 이네이블"은 하이이다. 따라서, 신호 "아웃풋 데이터"는 상기 "데이터" 신호가 로우일 때만 단자(300)에 결합된다.
패스스로우 모드의 목적은 데이터 프로세서 또는 상기 프로세서를 따라 지나는 다른 연이은 로직의 지연없이 칩을 통한 고속 경로를 제공하는 것이다. 실제 패스스로우 예는 "TX 디스에이블(disable)"이다. 이 신호는 레이저를 디스에이블시키고 특정 시간주기내에 시행해야 한다. 레이저를 디스에이블시키는 또 다른 이유가 있으며, "TX 디스에이블"이 내부값과 함께 OR되고 결합된 값이 레이저 드라이버 칩에 보내진다. "TX 디스에이블"은 부가 기능을 가지며, 또한 입력으로서 모니터되어야 한다.
"이네이블 패스스로우" 환경설정비트가 로우이고 "인버트 아웃풋" 환경설정비트가 하이인 경우, 신호 "데이터"가 하이일 때 신호 "아웃풋 이네이블"이 하이고, 신호 "데이터"가 로우일 때 신호 "아웃풋 이네이블"이 로우이다. 따라서, 신호 "아웃풋 데이터"는 "데이터" 신호가 하이일 때만 단자(300)에 결합된다.
"이네이블 패스스로우" 환경설정비트가 하이이고 "앤드 패스스로우 낫 오어" 환경설정비트가 로우인 경우, OR 기반의 패스스로우가 이네이블된다. 이 경우, "인버트 아웃풋" 환경설정비트가 로우이면, "데이터" 신호 및 "패스스로우" 신호 중 어느 하나 또는 모두가 하이인 경우, "아웃풋 이네이블" 신호가 로우이다. "데이터" 신호 및 "패스스로우" 신호 모두 하이가 아닌 경우, "아웃풋 이네이블"이 하이이다.
한편, "인버트 아웃풋" 비트가 하이이면, "데이터" 신호 및 "패스스로우" 신호 중 어느 하나 또는 모두가 하이인 경우, "아웃풋 이네이블" 신호가 하이이다. 이 경우, "데이터" 신호 및 "패스스로우" 신호 모두 하이가 아닌 경우, "아웃풋 이네이블" 신호가 로우이다.
"이네이블 패스스로우" 환경설정비트가 하이이고 "앤드 패스스로우 낫 오어" 환경설정비트가 하이인 경우, AND 기반의 패스스로우가 이네이블된다. 이 경우, "인버트 아웃풋" 환경설정비트가 로우이면, "데이터" 신호 및 "패스스로우" 신호 모두가 하이인 경우, "아웃풋 이네이블" 신호는 로우이다. "데이터" 신호 및 "패스스로우" 신호 중 단 하나만 하이이거나 어느 것도 하이가 아닌 경우, "아웃풋 이네이블" 신호가 하이이다. 한편, "인버트 아웃풋" 비트가 하이이면, "데이터" 신호 및 "패스스로우" 신호 모두가 하이인 경우, "아웃풋 이네이블" 신호가 하이이다. 이 경우, "데이터" 신호 및 "패스스로우" 신호 중 단 하나만 하이이거나 어느 것도 하이가 아닌 경우, "아웃풋 이네이블" 신호가 로우이다.
이 회로에서, 멀티플렉서(331), OR 게이트(333), I/O 환경설정코드, 1 비트 기억장소(353 및 354), "OE" 신호, 및 "OE" 신호를 발생시킨 (도 3b에 대해 설명된) 멀티플렉서(370) 부품이 도 2의 입출력 지정 구조(202)를 나타낸다.
"아웃풋 데이터" 신호의 발생을 설명한다. I/O 환경설정코드가 단자(300)가 오픈 드레인 양방향단자인 것을 나타내는 "11"인 경우, 멀티플렉서(332)는 "아웃풋 데이터" 신호가 로우이게 한다. 따라서, 단자(300)는 "아웃풋 이네이블" 신호가 상술한 경우 동안 하이일 때 로우로 구동된다. 특히, 단자는 I/O 환경설정코드가 오픈 드레인 양방향에 대해 "11"인 경우 하기의 상황에서 로우로 구동된다:
1) "이네이블 패스스로우" = 로우, "인버트 아웃풋" = 로우 및 "데이터" = 로우;
2) "이네이블 패스스로우" = 로우, "인버트 아웃풋" = 하이 및 "데이터" = 하이;
3) "이네이블 패스스로우" = 하이, "앤드 패스스로우 낫 오어(AND Passthrogh not OR)" = 로우, "인버트 아웃풋" = 로우 및 "데이터" = 로우, "패스스로우" = 로우;
4) "이네이블 패스스로우" = 하이, "앤드 패스스로우 낫 오어" = 로우, "인버트 아웃풋" = 하이, 및 "데이터" 및/또는 "패스스로우" = 하이;
5) "이네이블 패스스로우" = 하이, "앤드 패스스로우 낫 오어" = 하이, "인버트 아웃풋" = 로우 및 "데이터"와 "패스스로우" 중 어느 하나만 = 하이 또는 "데이터"와 "패스스로우" 모두 ≠ 하이;
6) "이네이블 패스스로우" = 하이, "앤드 패스스로우 낫 오어" = 하이, "인버트 아웃풋" = 하이, "데이터" = 하이, "패스스로우" = 하이.
한편, I/O 환경설정코드가 입력 단자만에 대해 "00", 출력 단자만에 대해 "01", 또는 양방향단자에 대해 "10"인 경우, 멀티플렉서(332)는 "데이터" 및 "패스스로우" 신호, "인버터 아웃풋", "이네이블 패스스로우" 및 가능하게는 또한 "앤드 패스스로우 낫 오어" 환경설정비트에 따라 동일한 방식으로 아웃풋 데이터를 제공한다. 그러나, 단자(300)가 입력 단자로서 구성되는 경우 "아웃풋 데이터" 신호가 이 모드에서 단자(300)로부터 분리되기 때문에 "아웃풋 데이터" 신호가 어떠한지 문제가 되지 않는다. 더욱이, 단자(300)가 양방향단자로서 구성되고 신호 "OE"가 로우인 경우, 마찬가지로 "아웃풋 신호"가 또한 이 모드에서 단자(300)로부터 분리되기 때문에 "아웃풋 데이터" 신호가 어떠한지 문제가 되지 않는다.
특히, 단자(300)가 입력 단자로만, 출력 단자로만, 또는 (오픈 드레인 양방향과는 다른) 양방향단자로 지정되는 경우, "아웃풋 데이터" 신호는 하기의 조건 중 어느 하나에 따라 하이가 된다.
1) "이네이블 패스스로우" = 로우, "인버트 아웃풋" = 로우, 및 "데이터" = 하이;
2) "이네이블 패스스로우" = 로우, "인버트 아웃풋" = 하이, 및 "데이터" = 로우;
3) "이네이블 패스스로우" = 하이, "앤드 패스스로우 낫 오어" = 로우, "인버트 아웃풋" = 로우, "데이터" 및/또는 "패스스로우" = 하이;
4) "이네이블 패스스로우" = 하이, "앤드 패스스로우 낫 오어" = 로우, "인버트 아웃풋" = 하이, 및 "데이터" = 로우, "패스스로우" = 로우;
5) "이네이블 패스스로우" = 하이, "앤드 패스스로우 낫 오어" = 하이, "인버트 아웃풋" = 로우, "데이터" = 하이, "패스스로우" = 하이; 및
6) "이네이블 패스스로우" = 하이, "앤드 패스스로우 낫 오어" = 하이, "인버트 아웃풋" = 하이, "데이터"와 "패스스로우" 중 어느 하나만 = 하이 또는 "데이터"와 "패스스로우" 모두 ≠ 하이.
또한, "아웃풋 데이터" 신호는 하기의 조건 중 어느 하나에 따라 로우가 된다:
1) "이네이블 패스스로우" = 로우, "인버트 아웃풋" = 로우 및 "데이터" = 로우;
2) "이네이블 패스스로우" = 로우, "인버트 아웃풋" = 하이 및 "데이터" = 하이;
3) "이네이블 패스스로우" = 하이, "앤드 패스스로우 낫 오어" = 로우, "인버트 아웃풋" = 로우, "데이터" = 로우, "패스스로우" = 로우;
4) "이네이블 패스스로우" = 하이, "앤드 패스스로우 낫 오어" = 로우, "인버트 아웃풋" = 하이, 및 "데이터" 및/또는 "패스스로우" = 하이;
5) "이네이블 패스스로우" = 하이, "앤드 패스스로우 낫 오어" = 하이, "인버트 아웃풋" = 로우, "데이터"와 "패스스로우" 중 어느 하나만 = 하이 또는 "데이터"와 "패스스로우" 모두 ≠ 하이.
6) "이네이블 패스스로우" = 하이, "앤드 패스스로우 낫 오어" = 하이, "인버트 아웃풋" = 하이, "데이터" = 하이, "패스스로우" = 하이.
이 회로에서, 도시된 바와 같이 구성된 멀티플렉서(332)는 도 2의 출력용이구조(204)를 나타낸다. 2개의 1 비트 기억장소(357 및 358)는 도 2의 반전지정구조(231)를 나타낸다. 도시된 바와 같이 구성된 XOR 게이트(335)는 도 2의 반전실행구조(232)를 나타낸다. 패스스로우 로직(340)은 도 2의 다른 환경설정구조(240)를 나타낸다.
도 3b는 I/O 단자가 출력단자 또는 양방향단자로서 구성되는 경우 I/O 단자의 신호소스를 설정하기 위한 환경설정회로의 회로도를 도시한 것이다. 4개의 1 비 트 기억장소(359 내지 362)가 4비트 소스 선택코드를 저장하며, 이에 의해 16개까지 신호소스가 선택될 수 있다. 더 많은 신호소스에 대해, 더 많은 비트가 사용될 수 있다. 8개 이하의 신호소스에 대해, 더 적은 비트들이 사용될 수 있다. 1 비트 기억장소(359 내지 362)는 도 2의 신호소스 선택 구조의 예를 나타낸다.
소스 선택코드는 선택된 가능한 데이터 신호소스(381)가 "데이터" 신호를 제어하게 하는 멀티플렉서(380)에 전해진다. 멀티플렉서(380)의 출력이 "데이터"라고 하지만, 상기 출력은 데이터, 클럭 또는 다른 신호를 포함하며 단자(300)에 출력되는 것이 필요한 임의의 신호일 수 있다. 신호소스가 레지스터 위치(register location)인 경우, 프로세서 또는 다른 부품이 "데이터" 신호를 해당하는 레지스터 위치에 기록함으로써 직접 제어할 수 있다. 도시된 바와 같이 구성된 멀티플렉서(380)는 도 2의 신호소스 라우팅(routing) 구조의 예를 나타낸다. 출력 데이터 선택과 같이 동일한 형태로(그리고 동일한 선택코드를 사용하여), 입력 신호가 모든 환경설정가능 I/O 중에서 선택되고 적절한 목적지로 전송된다.
소스 선택코드는 또한 가능한 출력 이네이블 신호소스(371)에 대응하는 적절한 출력 이네이블 신호를 디멀티플렉싱하기 위해 멀티플렉서(370)로 전해진다. 신호소스가 자신의 출력 이네이블 신호를 발생시킬 수 있는 경우, 대응하는 출력 이네이블 신호가 대응하는 신호소스에 의해 제공될 수 있다. 한편, 신호소스가 자신의 출력 이네이블 신호를 발생할 수 없는 경우, 해당하는 출력 이네이블 신호는 주어진 신호소스에 따라 적절하게 신호소스와 통신하는 프로세서 또는 다른 로직에 의해 제공될 수 있다.
소스 선택코드는 또한 패스스로우 신호소스(371)에 대응하는 적절한 패스스로우 신호를 디멀티플렉싱하기 위해 멀티플렉서(390)로 전해진다. 다시 한번, 신호소스가 자신의 패스스로우 신호를 발생시킬 수 있는 경우, 상기 대응하는 패스스로우 신호가 상기 대응하는 신호소스에 의해 제공될 수 있다. 한편, 신호소스가 자신의 패스스로우 신호를 발생할 수 없는 경우, 대응하는 패스스로우 신호는 주어진 신호소스에 따라 적절하게 신호소스와 통신하는 프로세서 또는 다른 로직에 의해 제공될 수 있다. 이 실시예에서는, 패스스로우 특징을 사용할 수 있는 단 3개의 신호소스만이 있다. 이 실시예에서, 패스스로우 소스는 또 다른 환경설정가능 I/O의 입력이다. 신호 I/O 버퍼에 전송하기가 어려우나 총 8개의 패스스로우 경로가 있다.
도 3a 및 도 3b의 특정 회로예에 대한 본 발명의 특징을 기술하였으나, 본 발명의 광범위한 원리는 어떠한 특정한 회로에 국한되지 않는다. 본 발명의 특징을 구현하는데 사용될 수 있는 무수히 많은 회로들이 있다.
도 4는 본 발명의 원리에 따른 I/O 단자를 구성하는 방법(400)의 흐름도를 도시한 것이다. 상기 방법은 칩상에 각각의 환경설정가능 I/O 단자에 대해 수행될 수 있다. 또한, 상기 방법은 I/O 단자의 재구성이 필요한 경우 각각의 개별 환경설정가능 I/O 단자에 대해 반복될 수 있다.
환경설정가능한 입출력 단자는 입력단자, 출력단자 또는 양방향단자인 것으로 모두 사용가능하게 결정된다(결정 블록 401). 결정은 예컨대 도 3a의 1 비트 위치(353 및 354)에 특정 값을 기록함으로써 이루어진다. 환경설정가능한 입출력 단 자가 입력단자 또는 양방향단자(블록 401에서 INPUT 또는 BI-DIR)이도록 결정되는 경우, 칩은 환경설정가능한 입출력 단자에 제공되는 신호가 집적회로에 의해 수신되게 한다(동작 402). 환경설정가능한 입출력 단자가 출력 단자 또는 양방향단자(결정 블록 401에서 OUTPUT 또는 BI-DIR)이도록 결정되는 경우, 집적회로에 의해 제공된 신호가 환경설정가능한 입출력 단자에 나타나게 한다(동작 403). 그런 후, 환경설정가능한 입출력 단자의 입출력 지정이 소정의 장래의 시간에서 변경되는 것이 필요한 경우, 화살표 404로 표시된 바와 같이 처리가 반복된다.
또한, 환경설정가능한 입출력 단자는 반전된 출력이거나 반전된 입력이도록 가역적으로 결정될 수 있다(결정 블록 411). 결정은 예컨대 도 3a의 1 비트 위치(357 및 358)에 특정 값을 기록함으로써 이루어질 수 있다. 환경설정가능한 입출력 단자가 반전된 입력이도록 결정되는 경우(결정 블록 411에서 INPUT), 입력 신호가 반전된다(동작 412). 예컨대, 도 3a를 참조하면, "인버터 인풋" 환경설정비트는 XOR 게이트(321)에 제공되어 상기 "인버터 인풋" 환경설정비트가 하이인 경우 수신된 데이터를 반전시키고, 그렇지 않으면, 수신된 데이터를 반전되지 않은 상태로 유지하게 한다. 환경설정가능 입출력 신호가 반전된 출력이도록 결정되는 경우(결정 블록 411에서 OUTPUT), 출력 신호가 반전된다(동작 413).
다른 환경설정이 발생될 수 있는지 여부가 또한 결정될 수 있다(결정 블록 421). 그렇지 않으면(결정 블록 421에서 NO), 처리는 새로운 환경설정이 필요로 할 때 가능성 있는 반복을 위해 종료된다(화살표 404 참조). 다른 환경설정이 발생하는 경우(결정 블록 421에서 YES), 그 환경설정이 이네이블된다(동작 422). 예컨대, 구성이 신호소스를 선택하도록 하는 경우, 상기 구성을 인에이블 하는 동작은 집적회로에 의해 제공된 신호가 환경설정가능한 입출력 단자에 나타나게 하는 것을 포함한다. 그런 후, 환경설정가능한 입출력 단자의 입출력 지정이 소정의 장래의 시간에 변경되게 하는 것이 필요한 경우, 처리가 화살표 403에 표시된 바와 같이 반복된다.
본 발명의 기본 원리에 기술된, 특정한 예시적인 환경이 설명되나, 본 발명은 결코 이 예시적인 환경에 국한되지 않는다.
도 5는 본 발명의 원리가 이용될 수 있는 레이저 송신기/수신기(500)를 도시한 것이다. 레이저 송신기/수신기(500)가 일부 상세하게 설명되는 한편, 레이저 송신기/수신기(500)는 단지 예로서 기술되며 본 발명의 범위를 제한하려는 것이 아니다. 본 발명의 원리는 1G, 2G, 4G, 10G 및 더 높은 대역폭의 광섬유 채널에 적합하다. 더욱이, 본 발명의 원리는 제한없이 XFP, SFP, 및 SFF와 같은 임의의 폼팩터(form factor)의 레이저 송신기/수신기에 구현될 수 있다.
레이저 송신기/수신기(500)는 수신기(501)를 사용하여 광섬유(510A)로부터 광신호를 수신한다. 수신기(501)는 광신호를 전기신호로 변환시키고 상기 전기신호를 후치증폭기(502)에 제공한다. 후치증폭기(502)는 상기 신호를 증폭시키고 상기 증폭된 신호를 화살표 502A로 나타낸 바와 같이 호스트에 제공한다.
레이저 송신기/수신기(500)는 광섬유(510B)로의 전송을 위해 호스트로부터 전기 신호를 또한 수신할 수 있다. 특히, 레이저 드라이버(503)는 화살표 503A에 의해 표시된 바와 같이 전기 신호를 수신하고, 송신기(504)가 상기 호스트에 의해 제공된 전기신호에 정보를 나타내는 광신호를 상기 광섬유(510B)로 방출하게 하는 신호와 함께 상기 송신기(504)(즉, 레이저)를 구동시킨다.
수신기(501), 후치증폭기(502), 레이저 드라이버(513) 및 송신기(504)의 기능은 많은 요인들로 인해 동적으로 가변될 수 있다. 예컨대, 온도변화, 전력 변동 및 피드백 조건이 이들 부품의 성능에 각각 영향을 끼칠 수 있다. 따라서, 레이저 송신기/수신기(500)는 온도 및 전압 상태를 평가하는 컨트롤 칩(505)을 포함하고 (화살표 505A로 표시된 바와 같이) 후치증폭기(502)와 (화살표 505B로 표시된 바와 같이) 레이저 드라이버(503)로부터 정보를 수신하며, 이는 상기 컨트롤 칩(505)이 동적으로 가변 성능에 반작용을 하게 하고 신호 손실이 있을 때 검출하게 한다.
특히, 컨트롤 칩(505)은 화살표 505A 및 505B로 표시된 바와 같이 후치증폭기(502) 및/또는 레이저 드라이버(503)상의 설정을 조절함으로써 이들 변화에 반작용을 할 수 있다. 이들 설정 조절은 매우 간헐적이며, 이는 상기 조절이 온도 또는 전압 또는 다른 낮은 주파수 변화가 허가될 때만 이루어지기 때문이다. 따라서, 설정 조절은 도 1, 도 2, 및 도 3a 내지 도 3c에 대해 상술한 타입의 보장된 헤더 투와이어 인터페이스(a guaranteed header two-wire inteface)에 의해 이루어진다.
컨트롤 칩(505)은, 일실시예에서, 전기적 소거 및 프로그램 가능 읽기전용 기억장치(Electrically Erasable and Programmable Read Only Memory, EEPROM)인 비휘발성 메모리(506)에 대한 접근을 갖는다. 데이터 및 클럭 신호가 직렬클럭신호 (serial clock signals, SCL) 및 직렬데이터라인(serial data line, SDA)을 사용하여 호스트로부터 컨트롤 칩(505)으로 제공될 수 있다. 또한 데이터는 직렬 데이터 신호(SDA)를 사용하여 컨트롤 칩(505)으로부터 호스트로 제공될 수 있어 온도 레벨, 송신기/수신기 전력 레벨 등의 디지털 진단 및 판독을 가능하게 한다.
컨트롤 칩(505)은 아날로그 부분(508)과 디지털 부분 모두를 포함한다. 함께, 이들은 컨트롤 칩이 로직을 디지털적으로 구현하게 하는 한편 또한 아날로그 신호를 사용하여 레이저 송신기/수신기(500)의 나머지와 주로 인터페이스하게 한다. 예컨대, 아날로그 부분(508)은 디지털 아날로그 변환기 및 아날로그 디지털 변환기, (예컨대 이벤트 검출용) 고속 비교기, 전압기반의 리셋 발생기, 전압 제어기, 전압 표시, 클록 발생기 및 다른 아날로그 부품들을 포함할 수 있다.
도 6은 더 상세하게 컨트롤 칩(505)의 디지털 부분(600)을 도시한 것이다. 예컨대, 타이머 모듈(603)은 디지털 부분에 의해 사용된 다양한 타이밍 신호를 제공한다. 이러한 타이밍 신호는, 예컨대, 프로그래머블 프로세서 타임(programmable processor times)을 포함할 수 있다. 타이머 모듈(602)은 또한 감시 계시자(watchdog timer)로서 동작할 수 있다.
2개의 일반용도의 프로세서(603A 및 603B)도 또한 포함된다. 프로세서는 특정 명령 세트를 따르는 명령어들을 인식하고 쉬프팅(shifting), 브랜칭(branching), 더하기, 빼기, 곱하기, 나누기, 불리안 연산, 비교 연산 등과 같은 통상적인 일반용도의 연산을 수행할 수 있다. 일실시예에서, 일반용도의 프로세서(603A 및 603B)는 각각 16비트 프로세서이며 동일한 구조일 수 있다.
호스트 통신 인터페이스(604)가 레이저 송신기/수신기(500)의 직렬클럭라인(SCL) 및 직렬데이터라인(SDA)을 사용하는 호스트와 통신하는데 사용된다. 외부 장치 인터페이스(605)는 예컨대 후치증폭기(502), 레이저 드라이버(503), 또는 메모리(506)와 같이 레이저 송신기/수신기(500)내의 다른 모듈들과 통신하는데 사용된다.
메모리(606)는 램(Random Access Memory, RAM)일 수 있다. 메모리 컨트롤(607)은 각각의 프로세서(603A 및 603B) 중에서 그리고 호스트 통신 인터페이스(604)와 외부장치 인터페이스(605)와 함께 메모리(606)에 대한 접속을 공유한다. 일실시예에서, 호스트 통신 인터페이스(604)는 직렬 인터페이스 컨트롤러(601A)를 포함하고, 외부 장치 인터페이스(605)는 직렬 인터페이스 컨트롤러(601B)를 포함한다. 2개의 직렬 인터페이스 컨트롤러(601A 및 601B)는 상술한 투와이어 인터페이스를 사용하여 통신할 수 있다. 한 직렬 인터페이스 컨트롤러(예컨대, 직렬 인터페이스 컨트롤러(601B))가 마스터(master) 부품인 반면에, 다른 직렬 인터페이스 컨트롤러(예컨대, 직렬 인터페이스 컨트롤러(601A))는 슬레이브(slave) 부품이다.
입출력 멀티플렉서(608)는 컨트롤 칩(505)의 다양한 입출력 핀을 컨트롤 칩(505)내의 다양한 부품들에 다중화시킨다. 이는 다른 부품들이 칩의 현재 동작 환경에 따라 동적으로 핀을 할당하게 이네이블한다. 따라서, 컨트롤 칩(505)상에 이용가능한 핀들이 있기 보다는 컨트롤 칩(505)내에 더 많은 입출력 모드들이 있을 수 있어, 이에 의해 컨트롤 칩(505)의 풋프린트(footprint)를 감소시킬 수 있다. 도 3a 및 도 3b를 참조로 설명한 구조는 이러한 입출력 멀티플렉서(608)의 일예를 나타낸 것이다.
도 6을 참조로 한가지 가능한 I/O 단자 구성예를 설명한다. 직렬 인터페이스 컨트롤러(601B)가 마스터 직렬 컨트롤러라고 가정하자. 이 마스터 직렬 컨트롤러는 I2C 투와이어 인터페이스(2개의 오픈 드레인 양방향), 2 FSB 직렬 인터페이스(1 클럭 아웃풋 및 1 데이터 입력 타임 2 FSB), 및 SPI 4-와이어 인터페이스(3개의 아웃풋: 클럭, 칩-선택, 및 데이터-아웃; 및 1개의 입력: 데이터-인)를 구동시키기 위해 동시에 구성될 수 있다. 마스터 직렬 컨트롤러는 한번에 하나의 인터페이스를 사용하는 동작을 할 수 있으나, 모든 I/O가 의도한 목적을 위해 구성된 채로 있을 수 있다.
도 1, 2, 3a, 3b 및 4에 대해 설명된 본 발명의 원리가 이용될 수 있는 도 5 및 도 6에 대한 특정 환경을 설명하였으나, 이러한 특정 환경은 본 발명의 원리가 이용될 수 있는 무수히 많은 구조 중 단 하나인 것으로 이해될 것이다. 상술한 바와 같이, 본 발명의 원리는 어떤 특정 환경에 국한되지 않도록 의도하고 있다.
본 발명은 기술사상 또는 기본 특징으로부터 벗어남이 없이 다른 특정 형태로 구현될 수 있다. 상술한 실시예는 모든 면에서 단지 예시적이며 제한적이지 않는 것으로 간주되어야 한다. 따라서, 본 발명의 범위는 상술한 설명에 의해서라기 보다는 특허청구범위에 의해 나타내어 진다. 특허청구범위의 의미 및 균등 범위내에 있는 모든 변경들도 본 발명의 범위내에 포함되어져야 한다.
본 발명의 상세한 설명에 포함됨.

Claims (30)

  1. 입력단자, 출력단자 또는 양방향단자로서 입출력 지정을 가질 수 있는 환경설정가능한 입출력 단자를 포함하는 복수의 입출력 단자;
    상기 환경설정가능한 입출력 단자가 입력단자, 출력단자 또는 양방향단자인지 여부를 지정하도록 구성된 입출력 지정 구조;
    상기 환경설정가능한 입출력 단자가 입력단자 또는 양방향단자로서 지정되는 경우 상기 환경설정가능한 입출력 단자에 제공된 신호가 집적회로에 의해 수신되게 하도록 구성되는 입력용이 구조;
    상기 환경설정가능한 입출력 단자가 출력단자 또는 양방향단자로서 지정되는 경우 상기 집적회로에 의해 출력용이 구조에 제공된 신호가 환경설정가능한 입출력 단자에 나타나게 하도록 구성되는 출력용이 구조; 및
    상기 환경설정가능한 입출력 단자의 입출력 지정을 변경하는 구조를 구비하는 집적회로.
  2. 제 1 항에 있어서,
    상기 복수의 입출력 단자는 입력단자, 출력단자 또는 양방향단자로서 입출력 지정을 가질 수 있는 복수의 환경설정가능한 입출력 단자를 포함하고,
    상기 입력용이 구조는 입력단자 또는 양방향단자로서 지정된 각각의 환경설정가능한 입출력 단자에 대해 상기 환경설정가능한 입출력 단자에서 수신된 신호가 상기 집적회로에 의해 수신되게 하도록 구성되며,
    상기 출력용이 구조는 출력단자 또는 양방향단자로서 지정된 각각의 환경설정가능한 입출력 단자에 대해 상기 집적회로에 의해 상기 출력용이 구조에 제공된 신호가 상기 환경설정가능한 입출력 단자상에 나타나게 하도록 구성되는 집적회로.
  3. 제 1 항에 있어서,
    상기 환경설정가능한 입출력 단자는 디지털 단자인 집적회로.
  4. 제 1 항에 있어서,
    복수의 신호소스;
    상기 복수의 신호소스 중 하나를 선택하도록 구성되는 단일소스 선택구조; 및
    상기 환경설정가능한 입출력 단자가 출력단자 또는 양방향단자로서 지정되는 경우, 상기 선택된 신호소스로부터 상기 환경설정가능한 입출력 단자로 신호를 제공하도록 구성되는 신호소스 라우팅구조를 더 구비하는 집적회로.
  5. 제 4 항에 있어서,
    상기 복수의 신호소스는 복수의 직렬 인터페이스 컨트롤러를 구비하는 집적회로.
  6. 제 5 항에 있어서,
    상기 복수의 신호소스는 복수의 직렬 인터페이스 컨트롤러를 구비하는 집적회로.
  7. 제 5 항에 있어서,
    상기 복수의 신호소스는 클럭(clock)을 구비하는 집적회로.
  8. 제 7 항에 있어서,
    상기 복수의 신호소스는 레지스터를 구비하는 집적회로.
  9. 제 4 항에 있어서,
    상기 복수의 신호소스는 클럭을 구비하는 집적회로.
  10. 제 9 항에 있어서,
    상기 복수의 신호소스는 레지스터를 구비하는 집적회로.
  11. 제 4 항에 있어서,
    상기 복수의 신호소스는 레지스터를 구비하는 집적회로.
  12. 제 4 항에 있어서,
    상기 복수의 신호소스는 단일 레지스터 비트를 구비하는 집적회로.
  13. 제 1 항에 있어서,
    입력신호 및/또는 출력신호가 반전되어야 하는지 여부를 지정하도록 구성되는 반전지정구조; 및
    상기 반전지정구조의 반전지정을 실시하도록 구성되는 반전실행구조를 더 구비하는 집적회로.
  14. 제 1 항에 있어서,
    상기 집적회로가 레이저 송신기/수신기에 구현되는 집적회로.
  15. 제 14 항에 있어서,
    상기 레이저 송신기/수신기는 1G 레이저 송수신기인 집적회로.
  16. 제 14 항에 있어서,
    상기 레이저 송신기/수신기는 2G 레이저 송수신기인 집적회로.
  17. 제 14 항에 있어서,
    상기 레이저 송신기/수신기는 4G 레이저 송수신기인 집적회로.
  18. 제 14 항에 있어서,
    상기 레이저 송신기/수신기는 10G 레이저 송수신기인 집적회로.
  19. 제 14 항에 있어서,
    상기 레이저 송신기/수신기는 10G 보다 큰 광섬유 채널에 적합한 레이저 송수신기인 집적회로.
  20. 제 14 항에 있어서,
    상기 레이저 송신기/수신기는 XFP 레이저 송수신기인 집적회로.
  21. 제 14 항에 있어서,
    상기 레이저 송신기/수신기는 SFP 레이저 송수신기인 집적회로.
  22. 제 14 항에 있어서,
    상기 레이저 송신기/수신기는 SFF 레이저 송수신기인 집적회로.
  23. 입력단자, 출력단자, 또는 양방향단자로서 입출력 지정을 가질 수 있는 환경설정가능한 입출력 단자를 포함하는 복수의 입출력 단자를 구비하는 집적회로에서,
    상기 환경설정가능한 입출력 단자가 입력단자, 출력단자 또는 양방향단자인지 여부를 가역적으로 결정하는 단계;
    상기 환경설정가능한 입출력 단자가 입력단자 또는 양방향단자인 것으로 결정되는 경우, 상기 환경설정가능한 입출력 단자에 제공된 신호가 상기 집적회로에 의해 수신되게 하는 단계;
    상기 환경설정가능한 입출력 단자가 출력단자 또는 양방향단자인 것으로 판단되는 경우, 상기 집적회로에 의해 제공된 신호가 상기 환경설정가능한 입출력 단자에 나타나게 하는 단계; 및
    상기 결정단계 후에 상기 환경설정가능한 입출력 단자의 입출력 지정을 변경하는 단계를 포함하는 환경설정가능한 입출력 단자 구성방법.
  24. 입력단자, 출력단자, 또는 양방향단자로서 입출력 지정을 가질 수 있는 복수의 환경설정가능한 입출력 단자를 포함하는 복수의 입출력 단자를 구비하는 집적회로에 서,
    상기 각각의 환경설정가능한 입출력 단자에 대해, 상기 환경설정가능한 입출력 단자가 입력단자, 출력단자 또는 양방향단자인지 여부를 가역적으로 결정하는 단계;
    입력단자 또는 양방향단자인 것으로 결정되는 하나 이상의 환경설정가능 입출력단자에 대해, 상기 환경설정가능한 입출력 단자에 제공된 신호가 상기 집적회로에 의해 수신되게 하는 단계;
    출력단자 또는 양방향단자인 것으로 판단되는 하나 이상의 환경설정가능 입출력단자에 대해, 상기 집적회로에 의해 제공된 신호가 상기 환경설정가능한 입출 력 단자에 나타나게 하는 단계; 및
    상기 결정단계 후에 상기 환경설정가능한 입출력 단자 중 적어도 하나의 입출력 지정을 변경하는 단계를 포함하고,
    상기 복수의 입출력단자 중 하나 이상이 입력단자 또는 양방향단자인 것으로 결정되며, 상기 복수의 입출력단자 중 하나 이상이 출력단자 또는 양방향단자인 것으로 결정되는 환경설정가능한 입출력 단자 구성방법.
  25. 제 24 항에 있어서,
    출력단자 또는 양방향단자인 것으로 결정되는 하나 이상의 환경설정가능한 입출력 단자에 대해, 상기 환경설정가능한 입출력 단자에 대한 출력신호의 소스가 되는 복수의 신호소스 중 하나를 선택하는 단계; 및
    상기 환경설정가능 입출력신호가 경우 상기 선택된 신호소스로부터 상기 환경설정가능한 입출력 단자로 신호를 라우팅하는 단계를 더 포함하는 환경설정가능한 입출력 단자 구성방법.
  26. 제 25 항에 있어서,
    상기 복수의 신호소스는 직렬 인터페이스 컨트롤러를 포함하는 환경설정가능한 입출력 단자 구성방법.
  27. 제 26 항에 있어서,
    상기 복수의 신호소스는 복수의 직렬 인터페이스 컨트롤러를 포함하는 환경설정가능한 입출력 단자 구성방법.
  28. 제 25 항에 있어서,
    상기 복수의 신호소스는 클럭을 포함하는 환경설정가능한 입출력 단자 구성방법.
  29. 제 25 항에 있어서,
    상기 복수의 신호소스는 레지스터를 포함하는 환경설정가능한 입출력 단자 구성방법.
  30. 제 25 항에 있어서,
    상기 복수의 신호소스는 단일 레지스터 비트를 포함하는 환경설정가능한 입출력 단자 구성방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7827330B2 (en) * 2007-07-27 2010-11-02 Microchip Technology Incorporated Configuring multi-bit slave addressing on a serial bus using a single external connection
JP2010033659A (ja) * 2008-07-29 2010-02-12 Hitachi Ltd 情報処理システムおよび半導体記憶装置
US20110206328A1 (en) * 2010-02-25 2011-08-25 Emcore Corporation Optoelectronic module with emi shield
US9088369B2 (en) 2012-12-28 2015-07-21 Synergy Microwave Corporation Self injection locked phase locked looped optoelectronic oscillator
US9094133B2 (en) * 2013-03-12 2015-07-28 Synergy Microwave Corporation Integrated production of self injection locked self phase loop locked optoelectronic oscillator
US11622464B2 (en) 2020-02-24 2023-04-04 Selec Controls Private Limited Modular and configurable electrical device group

Family Cites Families (98)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4378451A (en) 1981-09-14 1983-03-29 Eastman Kodak Company High flow rate polyolefin extrusion coating compositions
US4359553A (en) 1981-09-14 1982-11-16 Eastman Kodak Company Polyethylene extrusion coating compositions
JPS58140175A (ja) 1982-02-16 1983-08-19 Toshiba Corp 半導体レ−ザダイオ−ドの異常検出方式
JP2575614B2 (ja) 1985-03-15 1997-01-29 オリンパス光学工業株式会社 光出力安定化装置
US4687924A (en) 1985-05-08 1987-08-18 Adt Inc. Modular transceiver with adjustable specular member
US4747091A (en) 1985-07-25 1988-05-24 Olympus Optical Co., Ltd. Semiconductor laser drive device
US4809286A (en) 1986-12-22 1989-02-28 Gte Communication Systems Corporation Laser driver circuit
DE3714503C2 (de) 1987-04-30 1995-07-27 Lambda Physik Forschung Steuerschaltung für einen gepulsten Gas-Laser und Verfahren zum Initialisieren der Steuerschaltung
GB2212680B (en) 1987-11-18 1992-05-20 Stc Plc Telecommunications repeater incorporating a phase modulator circuit
US5041491A (en) 1989-10-31 1991-08-20 Amoco Corporation Polypropylene with improved impact properties
US5047835A (en) 1989-12-26 1991-09-10 At&T Bell Laboratories Lightwave packaging for pairs of optical devices
US5039194A (en) 1990-01-09 1991-08-13 International Business Machines Corporation Optical fiber link card
US5268949A (en) 1990-03-28 1993-12-07 Ando Electric Co., Ltd. Circuit for generating M-sequence pseudo-random pattern
US5019769A (en) 1990-09-14 1991-05-28 Finisar Corporation Semiconductor laser diode controller and laser diode biasing control method
JP2546080B2 (ja) 1991-05-10 1996-10-23 富士通株式会社 半導体レーザー制御装置
JPH05244097A (ja) 1992-02-12 1993-09-21 Nec Corp Ｅ／ｏアレイの駆動方式
US5392273A (en) 1992-02-28 1995-02-21 Fujitsu Limited Optical storage drive controller with predetermined light source drive values stored in non-volatile memory
US5278404A (en) 1992-07-20 1994-01-11 At&T Bell Laboratories Optical sub-system utilizing an embedded micro-controller
FR2694423B1 (fr) 1992-07-30 1994-12-23 France Telecom Dispositif de contrôle de la puissance de sortie des diodes laser.
US5801866A (en) 1992-08-27 1998-09-01 Trex Communications Corporation Laser communication device
US5546325A (en) 1993-02-04 1996-08-13 International Business Machines Corporation Automated system, and corresponding method, for testing electro-optic modules
JP3231886B2 (ja) 1993-03-31 2001-11-26 能美防災株式会社 光電式火災感知器
DE4311422A1 (de) 1993-04-07 1994-10-13 Hoechst Ag Opake, matte, biaxial orientierte Polypropylen-Mehrschichtfolie, Verfahren zu ihrer Herstellung und ihre Verwendung
US5448629A (en) 1993-10-14 1995-09-05 At&T Corp. Amplitude detection scheme for optical transmitter control
JPH0897774A (ja) 1994-09-29 1996-04-12 Fujitsu Ltd 自己監視機能付き光端局装置
GB2302191B (en) 1995-02-24 2000-05-10 Advantest Corp Bit error measurement system.
US5696657A (en) 1995-06-02 1997-12-09 Hughes Electronics Temperature compensated APD detector bias and transimpedance amplifier circuitry for laser range finders
US5673282A (en) 1995-07-28 1997-09-30 Lucent Technologies Inc. Method and apparatus for monitoring performance of a laser transmitter
US5594748A (en) 1995-08-10 1997-01-14 Telephone Information Systems, Inc. Method and apparatus for predicting semiconductor laser failure
US5748672A (en) 1995-08-11 1998-05-05 Cenrad, Inc. System for measuring jitter in a non-binary digital signal
US5604758A (en) 1995-09-08 1997-02-18 Xerox Corporation Microprocessor controlled thermoelectric cooler and laser power controller
CA2172873C (en) 1996-03-28 2002-03-12 Kim Byron Roberts Method of determining optical amplifier failures
FR2750552B1 (fr) 1996-06-26 1998-07-31 Alcatel Submarcom Recepteur pour systeme de transmission de signaux numeriques par voie optique
US5812572A (en) 1996-07-01 1998-09-22 Pacific Fiberoptics, Inc. Intelligent fiberoptic transmitters and methods of operating and manufacturing the same
US5953690A (en) 1996-07-01 1999-09-14 Pacific Fiberoptics, Inc. Intelligent fiberoptic receivers and method of operating and manufacturing the same
DE19647181A1 (de) 1996-11-14 1998-05-20 Siemens Ag Zur Abarbeitung von Softwareprogrammen ausgelegte integrierte Schaltung
JP3700296B2 (ja) 1996-11-29 2005-09-28 富士ゼロックス株式会社 半導体レーザ駆動装置および画像記録装置
CA2193782C (en) 1996-12-23 2001-06-12 Kai Di Feng Adaptive infrared communication apparatus
US6101011A (en) 1997-05-29 2000-08-08 Ciena Corporation Modulation format adjusting optical transponders
US5926303A (en) 1997-07-29 1999-07-20 Alcatel Usa Sourcing, L.P. System and apparatus for optical fiber interface
US6160647A (en) 1997-08-09 2000-12-12 Stratos Lightwave, Inc. Optoelectronic transmitter with improved control circuit and laser fault latching
US5956168A (en) 1997-08-14 1999-09-21 Finisar Corporation Multi-protocol dual fiber link laser diode controller and method
JPH11135871A (ja) 1997-10-28 1999-05-21 Nec Corp レーザダイオード駆動方法および回路
US6577157B1 (en) * 1997-11-14 2003-06-10 Altera Corporation Fully programmable I/O pin with memory
JP3839574B2 (ja) 1998-01-12 2006-11-01 株式会社沖コムテック アバランシェフォトダイオード用バイアス電圧制御回路およびその調整方法
US6188059B1 (en) 1998-01-30 2001-02-13 Sumitomo Electric Industries, Ltd. Photocurrent monitor circuit and optical receiver
US6512617B1 (en) 1998-02-03 2003-01-28 Applied Micro Circuits Corporation Methods and systems for control and calibration of VCSEL-based optical transceivers
JP4026918B2 (ja) 1998-03-02 2007-12-26 キヤノン株式会社 レーザ駆動装置およびその制御方法
US6198558B1 (en) 1998-04-07 2001-03-06 Nortel Networks Limited Architecture repartitioning to simplify outside-plant component of fiber-based access system
US6049413A (en) 1998-05-22 2000-04-11 Ciena Corporation Optical amplifier having first and second stages and an attenuator controlled based on the gains of the first and second stages
US6229788B1 (en) 1998-05-27 2001-05-08 Nortel Networks Limited Method and apparatus for traffic shaping in a broadband fiber-based access system
US6222660B1 (en) 1998-06-09 2001-04-24 Tektronix, Inc. Adaptive power supply for avalanche photodiode
US6055252A (en) 1998-09-10 2000-04-25 Photonic Solutions, Inc. Fiberoptic transmitter using thermistor to maintain stable operating conditions over a range of temperature
TW420782B (en) 1998-10-14 2001-02-01 Novatek Microelectronics Corp A transmission system with Universal Serial Bus (USB)
US6661836B1 (en) 1998-10-21 2003-12-09 Nptest, Llp Measuring jitter of high-speed data channels
US6297666B1 (en) 1998-11-24 2001-10-02 Innovasic, Inc. Fully programmable and configurable application specific integrated circuit
US6519255B1 (en) 1998-12-22 2003-02-11 Nortel Networks Limited Universal optical network unit for use in narrowband and broadband access networks
US6574688B1 (en) * 1999-01-05 2003-06-03 Agere Systems Inc. Port manager controller for connecting various function modules
JP3766950B2 (ja) 1999-02-19 2006-04-19 富士通株式会社 Ａｐｄバイアス回路
US7257328B2 (en) 1999-12-13 2007-08-14 Finisar Corporation System and method for transmitting data on return path of a cable television system
US7222358B2 (en) 1999-12-13 2007-05-22 Finisar Corporation Cable television return link system with high data-rate side-band communication channels
JP2001267621A (ja) 2000-03-23 2001-09-28 Hioki Ee Corp 光検出装置
US6771679B2 (en) 2000-05-17 2004-08-03 David Chalmers Schie Apparatus and method for programmable control of laser diode modulation and operating point
US6313459B1 (en) 2000-05-31 2001-11-06 Nortel Networks Limited Method for calibrating and operating an uncooled avalanche photodiode optical receiver
US7031612B2 (en) 2000-07-18 2006-04-18 Multiplex, Inc. Optical transponders and transceivers
US6423963B1 (en) 2000-07-26 2002-07-23 Onetta, Inc. Safety latch for Raman amplifiers
US6694462B1 (en) 2000-08-09 2004-02-17 Teradyne, Inc. Capturing and evaluating high speed data streams
JP2002057727A (ja) 2000-08-10 2002-02-22 Hitachi Ltd 半導体集積回路および光通信モジュール
US20020027688A1 (en) 2000-09-05 2002-03-07 Jim Stephenson Fiber optic transceiver employing digital dual loop compensation
US6473224B2 (en) 2000-12-01 2002-10-29 Alcatel Configurable safety shutdown for an optical amplifier using non-volatile storage
US6947456B2 (en) 2000-12-12 2005-09-20 Agilent Technologies, Inc. Open-loop laser driver having an integrated digital controller
US6526076B2 (en) 2000-12-15 2003-02-25 Agilent Technologies, Inc. Integrated parallel channel optical monitoring for parallel optics transmitter
US6594050B2 (en) 2001-01-03 2003-07-15 Physical Optics Corporation Optical communication switch node
US20020097468A1 (en) 2001-01-24 2002-07-25 Fsona Communications Corporation Laser communication system
US7024059B2 (en) 2001-01-26 2006-04-04 Triquint Technology Holding Co. Optoelectronic receiver and method of signal adjustment
US7346278B2 (en) 2001-02-05 2008-03-18 Finisar Corporation Analog to digital signal conditioning in optoelectronic transceivers
US7302186B2 (en) 2001-02-05 2007-11-27 Finisar Corporation Optical transceiver and host adapter with memory mapped monitoring circuitry
US7079775B2 (en) 2001-02-05 2006-07-18 Finisar Corporation Integrated memory mapped controller circuit for fiber optics transceiver
JPWO2002069464A1 (ja) 2001-02-23 2004-07-02 富士通株式会社 光送信器
US20020181515A1 (en) 2001-05-31 2002-12-05 Kennet Vilhemsson Apparatus and method for controlling the operating wavelength of a laser diode
US6545504B2 (en) 2001-06-01 2003-04-08 Macronix International Co., Ltd. Four state programmable interconnect device for bus line and I/O pad
US6554492B2 (en) 2001-06-01 2003-04-29 Stratos Lightwave Addressable transceiver module
US20040253003A1 (en) 2001-07-05 2004-12-16 Wave 7 Optics, Inc. Gain compensating optical receiver circuit
US6631146B2 (en) 2001-07-06 2003-10-07 Intel Corporation Tunable laser control system
US6975642B2 (en) 2001-09-17 2005-12-13 Finisar Corporation Optoelectronic device capable of participating in in-band traffic
WO2003046614A2 (en) 2001-11-28 2003-06-05 Optical Zonu Corporation Smart single fiber optic transceiver
US6686769B1 (en) * 2001-12-14 2004-02-03 Altera Corporation Programmable I/O element circuit for high speed logic devices
US7155133B2 (en) 2002-02-12 2006-12-26 Finisar Corporation Avalanche photodiode controller circuit for fiber optics transceiver
US6862302B2 (en) 2002-02-12 2005-03-01 Finisar Corporation Maintaining desirable performance of optical emitters over temperature variations
US6834065B2 (en) * 2002-05-21 2004-12-21 Carrier Access Corporation Methods and apparatuses for direct digital drive of a laser in a passive optical network
US7486894B2 (en) 2002-06-25 2009-02-03 Finisar Corporation Transceiver module and integrated circuit with dual eye openers
KR100475093B1 (ko) * 2002-09-13 2005-03-10 삼성전자주식회사 둘 이상의 입력포트를 구비하는 집적 회로 장치 및 시스템
US7082556B2 (en) 2002-10-07 2006-07-25 Finisar Corporation System and method of detecting a bit processing error
US7020567B2 (en) 2002-10-31 2006-03-28 Finisar Corporation System and method of measuring a signal propagation delay
US6937949B1 (en) 2002-10-31 2005-08-30 Finisar Corporation System and method of processing a data signal
US6998871B2 (en) * 2002-11-29 2006-02-14 Sigmatel, Inc. Configurable integrated circuit for use in a multi-function handheld device
US20040120720A1 (en) 2002-12-24 2004-06-24 Chang Chin L. Fiber optic transceiver with VCSEL source
US6922423B2 (en) 2003-04-11 2005-07-26 Robert L. Thornton Control system for a semiconductor laser

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