JP3766950B2 - Ａｐｄバイアス回路 - Google Patents
Ａｐｄバイアス回路 Download PDFInfo
- Publication number
- JP3766950B2 JP3766950B2 JP04178299A JP4178299A JP3766950B2 JP 3766950 B2 JP3766950 B2 JP 3766950B2 JP 04178299 A JP04178299 A JP 04178299A JP 4178299 A JP4178299 A JP 4178299A JP 3766950 B2 JP3766950 B2 JP 3766950B2
- Authority
- JP
- Japan
- Prior art keywords
- apd
- voltage
- resistor
- current
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
- H04B10/60—Receivers
- H04B10/66—Non-coherent receivers, e.g. using direct detection
Landscapes
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Optical Communication System (AREA)
- Amplifiers (AREA)
- Light Receiving Elements (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、光信号を受信するＡＰＤ（Ａvalanche Ｐhotodiode ；アバランシェ・フォト・ダイオード）を安定動作させるバイアス制御を行うＡＰＤバイアス回路に関する。
ＡＰＤは、バイアス電流によって増倍率を制御することができるものであり、従って、光入力レベルに対応してバイアス電圧を制御し、所定レベルの光受信信号を維持することができる。
【０００２】
【従来の技術】
図２１は光受信器の説明図であり、光受信器１００は、ＡＰＤ１０１と、バイアス回路１０２と、等化増幅器１０３と、タイミング抽出部１０４と、識別器１０５とを含む構成を有し、光伝送路等からの光信号ＯＰＴｉｎをＡＰＤ１０１に入力する。この光信号ＯＰＴｉｎのレベルに対応してＡＰＤ１０１の増倍率をバイアス回路１０２によって制御するものである。
【０００３】
このＡＰＤ１０１の出力信号を、等化増幅器１０３によって等化増幅し、タイミング抽出部１０４に於いてデータのビットレートに対応したタイミング信号を抽出し、これをクロック信号ＣＬＫｏｕｔとして出力すると共に、識別器１０５に於ける識別タイミング信号として入力し、レベル識別によりデータＤＡＴＡｏｕｔを再生して出力する。
【０００４】
図２２は従来例のＡＰＤバイアス回路の説明図であり、図２１のＡＰＤ１０１と、バイアス回路１０２と、等化増幅器１０３とに関連する構成を示す。即ち、ＡＰＤ１０１に、直列の抵抗Ｒ１ａ，Ｒ２ａを介して電圧ＶDDを印加し、ＡＰＤ１０１に入力光レベルに対応して流れる電流ＩAPD を等化増幅器１０３に入力する。又抵抗Ｒ１ａ，Ｒ２ａの接続点に、Ｖ0 制御回路１１１と、Ｖ0 モニタ回路１１２と、内部安定化電源１１３と、ＭOPT 調整部１１４と、温度センサ１１５と、温度制御回路１１６とを含むバイアス制御回路を接続し、温度変化及び入力光信号に対応して電流ＩAPD が変化しても、抵抗Ｒ１ａ，Ｒ２ａの接続点の電圧Ｖ0 を一定化するように、Ｖ0 制御回路１１１により電流ＩCONTを制御する。
【０００５】
電源電圧ＶDDは例えば８５Ｖ、バイアス設定電圧Ｖ0 は例えば３０Ｖとするもので、抵抗Ｒ１ａに流れる電流を制御することによってバイアス設定電圧Ｖ0 を一定化することができる。即ち、
Ｖ0 ＝ＶDD−Ｉ0 ・Ｒ１ａ
Ｉ0 ＝ＩCONT＋ＩAPD
となるから、光入力パワーが変化し、それに従って電流ＩAPD が変化しても、電流ＩCONTを制御することによって、電流Ｉ0 を一定とすることにより、バイアス設定電圧Ｖ0 を一定化することができる。
【０００６】
又ＡＰＤ１０１に印加されるバイアス電圧ＶAPD 及び電流ＩAPD は、次の連立方程式の解として得られる。
ＩAPD ＝（ｅ・λ／ｈ・ｃ）・η・Ｍ・Ｐin …（１）
ＶAPD ＝（Ｖ0 −Ｖin）−Ｒ２ａ・ＩAPD …（２）
Ｍ＝１／〔１−（ＶAPD ／ＶB ）n 〕 …（３）
なお、ｅ＝電子の電荷、λ＝入力光波長、ｈ＝プランク定数、ｃ＝光速、η＝量子効率、Ｍ＝増倍率、Ｐin＝平均入力光パワー、ＶAPD ＝ＡＰＤのバイアス電圧、Ｖ0 ＝バイアス設定電圧、ＩAPD ＝ＡＰＤの光電流、ＶB ＝ＡＰＤの降伏電圧、ｎ＝ＡＰＤの物性で決まる値（フィッテング係数）である。
【０００７】
従って、入力光パワーＰinが増加すると、ＡＰＤ１０１の電流ＩAPD が増加し、抵抗Ｒ２ａによる電圧降下が大きくなり、バイアス電圧ＶAPD が低下し、増倍率Ｍが低下する。反対に、入力光パワーＰinが減少すると、バイアス電圧ＶAPD が上昇し、増倍率Ｍが上昇する。それによって、入力光パワーＰinの変動に対応して増倍率Ｍが制御されて、ＡＰＤ１０１による受光出力信号レベルを一定に維持することができる。
【０００８】
図２３はＡＰＤの光入力レベルと増倍率との説明図であり、光受信器としてのダイナミックレンジを大きくする為に、最小受光レベルでは増倍率Ｍを高く（例えば、１０〜２０程度）、最大受光レベルでは増倍率Ｍを低く（例えば、１〜３程度）なるように制御する方法が採用されている。このような入力光パワーＰinの変動許容範囲が、光受信器としてのダイナミックレンジとなる。
【０００９】
又図２２に於いて、光入力パワーの変動に対して安定化を図る為に、図２４に示すように、抵抗Ｒ２ａとＡＰＤ１０１との接続点とアースとの間にコンデンサＣ２ａを接続した構成が提案されている。この場合、バイアス制御回路１１０の時定数をτ０、バイアス設定電圧Ｖ0 の時定数をτ１、抵抗Ｒ２ａとコンデンサＣ２ａとによる時定数をτ２とすると、バイアス設定電圧Ｖ0 の時定数τ１は、バイアス制御回路１１０の時定数τ０に反比例する。
【００１０】
この場合の時定数τ１，τ２は、次の条件▲１▼，▲２▼を満足するように設定することが必要である。即ち、条件▲１▼は、最大受光レベルから光入力断となった時、ＡＰＤ１０１のバイアス電圧ＶAPD が降伏電圧ＶB を超えないようにする。又条件▲２▼は、光入力断から最大受光レベルとなった時、或いは光サージが入力された時に、ＡＰＤ電流ＩAPD が、ＡＰＤ及び等化増幅器の最大定格電流を超えないようにする。
【００１１】
図２５は最大受光レベルから光入力断の時の説明図であり、（Ａ）は光入力パワーの変化、（Ｂ）はバイアス電圧の変化、（Ｃ）はＡＰＤ電流の変化を示す。（Ａ）に示すように、光入力パワーが光伝送路の断線や送信側の異常により、最大受光レベルから数μｓ〜数１００μｓの短時間に光入力断レベルに低下すると、ＡＰＤ１０１に流れる電流ＩAPD は光入力パワーに対応して減少する。それによって、（Ｂ）に示すように、バイアス設定電圧Ｖ0 はバイアス制御回路１１０の時定数τ０に対応して上昇する。この時定数τ０は、光入力パワーの変化に追従できない値であることが一般的であるから、点線で示すバイアス電圧ＶAPD は上昇し、降伏電圧ＶB を超えることがある。
【００１２】
又（Ｃ）に示すように、ＡＰＤ電流ＩAPD は、受光レベルの低下に対応して減少するが、バイアス電圧ＶAPD が上昇して降伏電圧ＶB を超えることによるブレークダウン電流が流れる。
【００１３】
図２６は光入力断から最大受光レベルの時の説明図であり、（Ａ）は光入力パワーの変化、（Ｂ）はバイアス電圧の変化、（Ｃ）はＡＰＤ電流の変化を示す。（Ａ）に示すように、光入力断の状態から数μｓ〜数１００μｓの短時間に最大受光レベルに上昇した場合、バイアス設定電圧Ｖ0 は実線で示すように所定の値に維持され、それに対応してバイアス電圧ＶAPD は（Ｂ）も前の値に維持されることになる。或いは、点線で示すように、徐々に低下する。
【００１４】
従って、（Ｃ）に示すように、ＡＰＤ電流ＩAPD は、光入力パワーが増大したにも拘らず、増倍率Ｍが大きい状態となるから、絶対最大定格電流を超えて上昇することになる。それによって、ＡＰＤ１０１の劣化や等化増幅器１０３の障害等の原因となる。
【００１５】
【発明が解決しようとする課題】
前述の従来例に於いて、バイアス制御回路１１１により電圧Ｖ0 を安定化し、光入力レベルに対応してＡＰＤ１０１の増倍率Ｍを所望の値に制御することができるものであるが、光入力レベルの急変に対しては、図２５及び図２６に示すように、ＡＰＤ１０１の降伏電圧ＶB を超えるバイアス電圧の印加や、最大定格電流を超える電流ＩAPD が流れて、ＡＰＤ１０１の劣化が生じる問題があった。
【００１６】
そこで、バイアス制御回路１１１の応答速度を増大して、ＡＰＤ電流ＩAPD の変化に高速で追従して電圧Ｖ0 を一定となるように制御することが考えられる。しかし、バイアス制御回路１１１は、演算増幅器等により構成していることと、安定な制御動作を行わせる為とにより、応答速度を増大させるにも限度があり、前述のように、最大受光レベルから光入力断、又は光入力断から最大受光レベルへの急変時には、電圧Ｖ0 を一定化することは困難であった。
【００１７】
又抵抗Ｒ２ａ，コンデンサＣ２ａによる時定数τ２の選定に於いて、最大受光レベルから光入力断となった場合のバイアス電圧ＶAPD の上昇を抑制する為には、時定数τ２を大きくすることが望ましい。しかし、反対に、光入力断から最大受光レベルに増加した場合のＡＰＤ電流ＩAPD の増加を抑制する為には、時定数τ２を小さくすることが望ましいことになる。
【００１８】
従って、最大受光レベルから光入力断又はその反対の光入力断から最大受光レベルとなった場合の何れに対しても安定な制御を行わせることができないものであった。又前述のような問題を回避する為に、バイアス制御回路１１１の構成素子に高速トランジスタを用いて応答速度を上げることが考えられるが、不経済な構成となり、実用化には問題がある。
本発明は、簡単な構成を付加することにより、光入力パワーの急変に対しても安定動作を行わせることを目的とする。
【００１９】
【課題を解決するための手段】
本発明のＡＰＤバイアス回路は、（１）光信号を入力するＡＰＤ１と、このＡＰＤ１の出力信号を入力する等化増幅器２とを含む光受信器のＡＰＤバイアス回路であって、ＡＰＤ１と直列に第１，第２，第３の抵抗Ｒ１，Ｒ２，Ｒ３を接続してＡＰＤバイアス電圧ＶＤＤを印加し、前記第１，第２の抵抗Ｒ１，Ｒ２の接続点に、この接続点の電圧Ｖ０を一定に維持するように電流を分流させる時定数τ１のバイアス制御回路３を接続し、第２，第３の抵抗Ｒ２，Ｒ３の接続点とアースとの間に第１のコンデンサＣ２を接続し、且つ第３の抵抗Ｒ３とＡＰＤ１のカソードとの接続点とアースとの間に第２のコンデンサＣ３を接続し、第２の抵抗Ｒ２と第１のコンデンサＣ２とによる時定数τ２及び第３の抵抗Ｒ３と第２のコンデンサＣ２とによる時定数τ３を、時定数τ１より小さく設定し、且つ時定数τ２を時定数τ３より大きく設定する。
【００２０】
又（２）第２の抵抗Ｒ２と第１のコンデンサＣ２とによる時定数τ２を、光入力断の時定数より大きく設定する。又第３の抵抗Ｒ３と第２のコンデンサＣ３とによる時定数τ３を、光サージの立上り時定数より小さく設定する。即ち、ＡＰＤ１に入力される光信号の急峻な立上り及び立下りに対して、ＡＰＤ１の電流が最大定格電流を超えないようにし、又ＡＰＤ１のバイアス電圧が降伏電圧を超えないように制御することができる。
【００２１】
又（３）ＡＰＤと並列的にトランジスタからなる電流リミット回路を接続し、ＡＰＤ電流増大時に、そのＡＰＤ電流をトランジスタによって電流を分流する。又は直列的に電界効果トランジスタを接続し、ＡＰＤ電流増大時に、電界効果トランジスタのインピーダンスを増大して、バイアス電圧を低下する。
【００２２】
又（４）ＡＰＤ電流をＡＰＤに直列に接続した抵抗により検出し、ＡＰＤ電流が設定値を超えた時に、ＡＰＤに流れる電流を分流する電圧制御回路を含む電流リミット回路を接続する。
【００２３】
又（５）ＡＰＤと直列にインダクタンスを接続して、光サージ入力時のＡＰＤ電流が最大定格電流を超えないように制御する。又このような光サージ入力に伴うＡＰＤ電流の急峻な変化を検出して、ＡＰＤ電流を分流する電圧制御回路を含む電流リミット回路を接続する。又この場合、ＡＰＤ電流の検出値のピークホールドを行って電圧制御回路を制御する。
【００２４】
【発明の実施の形態】
図１は本発明の第１の実施の形態の要部説明図であり、１はＡＰＤ、２は等化増幅器、３はバイアス制御回路、Ｒ１，Ｒ２，Ｒ３は第１〜第３の抵抗、Ｃ２，Ｃ３は第１，第２のコンデンサである。ＡＰＤ１に対して第１〜第３の抵抗Ｒ１〜Ｒ３を直列に接続して電圧ＶDDを印加し、光入力パワーＰinに対応して流れる電流を等化増幅器２に入力する。
【００２５】
又第１の抵抗Ｒ１と第２の抵抗Ｒ２との接続点に、時定数τ１を有するバイアス制御回路３を接続する。このバイアス制御回路３は、例えば、図２２に示す従来例の構成を適用することができる。即ち、第１の抵抗Ｒ１と第２の抵抗Ｒ２との接続点のバイアス設定電圧Ｖ0 を一定化する為に、第１の抵抗Ｒ１に流れる電流を一定化するように、電流を分流制御する構成を有するものである。又等化増幅器２の出力信号は、例えば、図２１に示すタイミング抽出部１０４と識別器１０５とに入力する構成とすることができる。
【００２６】
又第２の抵抗Ｒ２と第３の抵抗Ｒ３との接続点とアースとの間に第１のコンデンサＣ２を接続し、第３の抵抗Ｒ３とＡＰＤ１との接続点とアースとの間に第２のコンデンサＣ３を接続し、第２の抵抗Ｒ２と第１のコンデンサＣ２とによる時定数τ２と、第３の抵抗Ｒ３と第２のコンデンサＣ３とによる時定数τ３とを、τ２＞τ３の関係となるように選定する。
【００２７】
この場合、例えば、時定数τ３を数μｓ以上に設定し、時定数τ２を数１００μｓ以下に設定する。又バイアス制御回路３の時定数τ１を従来例と同様に設定する。光伝送路等を介して入力される光入力パワーＰinは、ＡＰＤ１に入力されて、電流に変換される。又バイアス制御回路３は、第１の抵抗Ｒ１を介して流れる電流を一定化するように分流制御して、バイアス設定電圧Ｖ0 を時定数τ１に従った応答速度で一定化することになる。
【００２８】
即ち、定常時は、バイアス設定電圧Ｖ0 が一定に維持されており、光入力パワーＰinが小さい時、ＡＰＤ１に流れる電流も小さいから、抵抗Ｒ２，Ｒ３による電圧降下が小さく、バイアス電圧ＶAPD は高くなり、増倍率Ｍは大きくなる。従って、出力信号は所定のレベルとなる。反対に、光入力パワーＰinが大きい時は、ＡＰＤ１に流れる電流も大きくなるから、抵抗Ｒ２，Ｒ３による電圧降下が大きくなり、バイアス電圧ＶAPD は低くなって、増倍率Ｍは小さくなる。従って、出力信号は所定のレベルとなる。
【００２９】
この場合の抵抗Ｒ２，Ｒ３の直列合成値は、従来例の抵抗Ｒ２ａと同一とすることになる。なお、厳密には、コンデンサＣ２，Ｃ３を含む時定数回路を構成しているから、それらの容量に従って微調整することが必要となる。又ＡＰＤ電流を最大定格電流より低く制限する為に、そのリミット電流をＩLIM とすると、
Ｒ２＋Ｒ３＝（Ｖ0 −Ｖin）／ＩLIM …（４）
Ｃ２＝τ２／Ｒ２ …（５）
Ｃ３＝τ３／Ｒ３ …（６）
の関係となるように、第２，第３の抵抗Ｒ２，Ｒ３と第１，第２のコンデンサＣ２，Ｃ３とを選定する。又時定数τ２，τ３は、前述の関係とする。
【００３０】
図２は本発明の第１の実施の形態の光入力パワー変化時の説明図であり、光入力パワーが、最大受光レベルから光入力断の状態に低下した場合を示し、（Ａ）に示すように、最大受光レベルから数μｓ〜数１００μｓのような短時間で光入力断の状態に変化すると、（Ｂ）に示すように、電圧Ｖ1 （抵抗Ｒ２，Ｒ３の接続点の電圧）は、時定数τ２に従って変化し、バイアス電圧ＶAPD は、電流の減少に従って上昇する方向に向かう。
【００３１】
その時、バイアス制御回路３より制御されるバイアス設定電圧Ｖ0 は、光入力パワーの急峻な変化に追従できないものである。そして、抵抗Ｒ２，Ｒ３の接続点の電圧Ｖ1 は、時定数τ２に従って徐々に上昇するから、それに追従した状態でバイアス電圧ＶAPD が上昇する。従って、バイアス電圧ＶAPD が降伏電圧ＶB を超えるように上昇することはない。又ＡＰＤ電流ＩAPD は、（Ｃ）に示すように、最大受光レベルから光入力断に対応した光入力パワーに従って減少することになる。
【００３２】
図３は本発明の第１の実施の形態の光入力パワー変化時の説明図であり、図２と反対に、光入力パワーが断状態から最大受光レベルに上昇した場合を示す。光入力パワーが（Ａ）に示すように、数μｓ〜数１００μｓのような短時間で光入力断レベルから最大受光レベルまで上昇した時、バイアス制御回路３は、この光入力パワーの急峻な立下りに対応して、電圧Ｖ0 を一定化できないものであり、従って、（Ｂ）に示すように、電圧Ｖ0 はほぼ一定に維持されている。又抵抗Ｒ２，Ｒ３の接続点の電圧Ｖ1 は、ＡＰＤ１に流れる電流が急上昇しても、時定数τ２に従って減少する。
【００３３】
従って、抵抗Ｒ２，Ｒ３による電圧降下によってバイアス電圧ＶAPD は、０Ｖ近くに低下する。それにより、（Ｃ）に示すように、ＡＰＤ電流ＩAPD は、リミット電流ＩLIM を超えないように制御することができる。即ち、異なる時定数τ２，τ３の時定数回路をＡＰＤ１に対して直列に設け、ＡＰＤ１側の時定数回路の時定数τ３を、バイアス設定電圧Ｖ0 側の時定数回路の時定数τ２より小さく選定したことにより、光入力パワーの急変時に於いても、バイアス電圧ＶAPD が降伏電圧ＶB を超えることがなく、又ＡＰＤ電流ＩAPD が最大定格電流を超えることがなくなる。
【００３４】
図４は本発明の第２の実施の形態の要部説明図であり、図１と同一符号は同一部分を示し、Ｑ１はｐｎｐトランジスタ、Ｒ４は抵抗である。この場合、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４をＡＰＤ１に対して直列に接続して電圧ＶDDを印加する構成とする。又抵抗Ｒ２，Ｒ３，Ｒ４の直列合成抵抗値は、従来例の抵抗Ｒ２ａの抵抗値と同一又は近似した値とする。又抵抗Ｒ１，Ｒ２の接続点にバイアス制御回路３を接続し、抵抗Ｒ２，Ｒ３の接続点とアースとの間にコンデンサＣ２を接続する。このトランジスタＱ１はＡＰＤ１に対する電流リミット回路を構成するものである。
【００３５】
そして、抵抗Ｒ４の両端を、トランジスタＱ１のエミッタとベースとに接続し、このトランジスタＱ１のコレクタを接地し、トランジスタＱ１のベースとアースとの間にコンデンサＣ３を接続する。従って、抵抗Ｒ２とコンデンサＣ２とによる時定数回路（τ２）と、抵抗Ｒ３，Ｒ４とコンデンサＣ３とによる時定数回路（τ３）とがＡＰＤ１に直列に接続されることになる。この実施の形態は、第１の実施の形態に対して、トランジスタＱ１を含む電流リミット回路を設けた場合に相当し、時定数τ３を第１の実施の形態と同一とする場合、抵抗Ｒ３，Ｒ４の直列合成抵抗値を、図１に示す第１の実施の形態に於ける第３の抵抗Ｒ３と同一の値とすることになる。
【００３６】
図５はトランジスタの特性説明図であり、トランジスタＱ１のエミッタ電流は、トランジスタＱ１のベース・エミッタ間電圧に従ったものとなる。即ち、抵抗Ｒ４の両端の電圧ΔＶに従ったものとなり、ΔＶ＜ＶONの場合、トランジスタＱ１はオフであるが、この電圧ΔＶが電圧ＶONを超えると、トランジスタＱ１はオンとなって、ＡＰＤ１に流れる電流をバイパスすることになる。
【００３７】
例えば、ＡＰＤ１に対する光入力レベルが低く、ＡＰＤ１の電流が少ない時は、抵抗Ｒ４の両端の電圧ΔＶが小さいから、トランジスタＱ１はオフ状態となっている。そして、光入力レベルが増大すると、ＡＰＤ１の電流が増大し、それに伴って電圧ΔＶが大きくなり、トランジスタＱ１の閾値電圧を超えると、トランジスタＱ１はオンとなり、ＡＰＤ１に流れる電流をトランジスタＱ１によってバイパスする状態となる。それによって、電圧制御点として示す点の電圧をほぼ０Ｖとし、結果的にはバイアス電圧ＶAPD を０Ｖに近づけてＡＰＤ電流をリミットすることができる。
【００３８】
図６は本発明の第３の実施の形態の要部説明図であり、図１と同一符号は同一部分を示す。この実施の形態は、抵抗Ｒ２，Ｒ３の間にデプレッション型ＦＥＴ（電界効果トランジスタ）Ｑ２のドレインとソースとを接続した電流リミット回路を設けた場合に相当する。
【００３９】
この構成に於いて、トランジスタＱ２は、抵抗Ｒ３の両端の電圧ΔＶがソース・ゲート間電圧となり、例えば、図７に示す特性に従って、リミット電流値に、ＡＰＤ電流が制限される。即ち、ＡＰＤ１に対する光入力レベルが大きくなると、大きなＡＰＤ電流が流れて、抵抗Ｒ３の両端の電圧ΔＶが増大し、トランジスタＱ２の等価インピーダンスが大きくなる。それによって、ＡＰＤ電流が制限されることになる。この場合、トランジスタＱ２の耐圧が所望の値でない場合、複数のトランジスタＱ２を直列に接続することにより、各トランジスタＱ２によって電圧を分担することもできる。なお、抵抗Ｒ３とトランジスタＱ３の等価インピーダンスとにより、時定数τ３は変化する。
【００４０】
図８はＡＰＤ電流モニタ点の説明図であり、ＡＰＤ１に直列に接続した抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗Ｒ４の両端の電圧ΔＶMON を検出する。即ち、ＡＰＤ１に流れる電流ＩAPD は、ＩAPD ＝ΔＶMON ／Ｒ４となるから、電圧ΔＶMON が所定値以上とならないように制御することによって、ＡＰＤ電流ＩAPD を制限することができる。
【００４１】
図９は本発明の第４の実施の形態の説明図であり、１はＡＰＤ、２は等化増幅器、３はバイアス制御回路、Ｒ１〜Ｒ４は抵抗、Ｃ２，Ｃ３はコンデンサ、２１は差電圧検出回路、２２は基準電圧発生回路、２３は比較回路、２４は電圧制御回路を示し、差電圧検出回路２１と基準電圧発生回路２２と比較回路２３と電圧制御回路２４とにより電流リミット回路を構成している。
【００４２】
又抵抗Ｒ４は、前述のように、ＡＰＤ電流モニタ用の抵抗であり、この抵抗Ｒ４の両端の電圧を差電圧検出回路２１に入力する。差電圧検出回路２１は、抵抗Ｒ４の抵抗Ｒ３側の電圧と、ＡＰＤ１側の電圧との差分を求めるもので、結果的には、抵抗Ｒ４の両端の電圧を検出することになる。そして、基準電圧発生回路２２からの基準電圧と比較回路２３に於いて比較し、検出電圧が基準電圧を超えている場合、電圧制御回路２４に流れる込む電流を大きくして、抵抗Ｒ２，Ｒ３によりドロップする電圧を大きくし、バイアス電圧ＶAPD を低下させ、それによって、ＡＰＤ１の電流を制限するものである。
【００４３】
図１０はＡＰＤ電流と検出電圧との説明図であり、検出電圧の特性曲線を示し、ＡＰＤ電流ＩAPD と抵抗Ｒ４との積が検出電圧となる。従って、その傾斜は、抵抗Ｒ４の値によって定まることになる。又この検出電圧と基準電圧設定レベルとの関係を図１１に示す。即ち、ＡＰＤ電流ＩAPD として示す値にリミットをかける場合、検出電圧の特性曲線との交点を基準電圧設定レベルとし、この検出電圧が基準電圧設定レベルを超えると、電圧制御回路２４（図９参照）に流れ込む電流を増大して、バイアス電圧ＶAPD を低下させ、結果的にＡＰＤ電流を制限することができる。
【００４４】
図１２は電圧制御回路の説明図であり、Ｑ３はトランジスタ、Ｒ１１は抵抗であり、図９に於ける電圧制御回路２４と、抵抗Ｒ３，Ｒ４及び比較回路２３とに関連した構成を示している。そして、比較回路２３からの制御信号によりトランジスタＱ３が制御されるもので、このトランジスタＱ３のコレクタは、抵抗Ｒ３，Ｒ４の接続点に接続され、エミッタは、抵抗Ｒ１１を介して電圧ＶEEに接続される。
【００４５】
前述のように、検出電圧が基準電圧を超えると、比較回路２３からの制御信号によってトランジスタＱ３がオンとなり、抵抗Ｒ３，Ｒ４を介して流れるＡＰＤ電流は、トランジスタＱ３と抵抗Ｒ１１とを介してバイパスされる電流ＩCONTとなる。従って、電圧制御点（抵抗Ｒ３，Ｒ４の接続点）の電圧を低下させて、ＡＰＤ電流を制限することができる。
【００４６】
図１３は電圧制御回路の特性説明図であり、ＶBEはトランジスタＱ３のベース・エミッタ間の電圧を示し、これをトランジスタＱ３のオン電圧とすると、ＶEE＋ＶBE以下の制御信号の場合、トランジスタＱ３はオフ状態を維持する。従って、電流ＩCONTは０Ａである。又比較回路２３からの制御信号が、電圧ＶEE＋ＶBEを超えると、それに対応してトランジスタＱ３を介して電流ＩCONTが流れて、前述のＡＰＤ電流ＩAPD を制限することができる。
【００４７】
図１４は本発明の第５の実施の形態の説明図であり、図９に示す実施の形態の具体的な構成を示し、図９と同一符号は同一部分を示す。又Ｃ１はコンデンサ、Ｒ１００〜Ｒ１１０は抵抗、ＩＣ１〜ＩＣ４は例えば集積回路化した演算増幅器を示す。
【００４８】
差電圧検出回路２１は、抵抗Ｒ１００〜Ｒ１０７と演算増幅器ＩＣ１〜ＩＣ３とにより構成し、基準電圧発生回路２２は、電圧ＶREG を抵抗Ｒ１０８，Ｒ１０９により分圧して基準電圧Ｖref を出力する構成を有する。又比較回路２３は、演算増幅器ＩＣ４により構成されている。又電圧制御回路２４は、トランジスタＱ３と抵抗Ｒ１１０とにより構成されている。この抵抗Ｒ１１０は、図１２に於ける抵抗Ｒ１１に相当するものである。
【００４９】
ＡＰＤ１は、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４を介して電圧ＶDDが印加され、光入力パワーに対応したＡＰＤ電流ＩAPD が流れる。又抵抗Ｒ２とコンデンサＣ２とにより前述の時定数τ２の時定数回路が構成され、抵抗Ｒ３，Ｒ４とコンデンサＣ３とにより前述の時定数τ３の時定数回路が構成されている。そして、ＡＰＤ電流ＩAPD を抵抗Ｒ４によって検出し、この抵抗Ｒ４の両端の電圧を、それぞれ抵抗Ｒ１００，Ｒ１０１と抵抗Ｒ１０２，Ｒ１０３により分圧し、電圧Ｖ１０１，Ｖ１０２として、ボルテージ・フォロワの演算増幅器ＩＣ１，ＩＣ２に入力する。この場合、抵抗Ｒ１００〜Ｒ１０３に流れる電流によって誤差が含まれるので、これらの抵抗Ｒ１００〜Ｒ１０３は、電流検出用の抵抗Ｒ４に比較して充分に大きい値とする。
【００５０】
そして、演算増幅器ＩＣ１，ＩＣ２の出力信号を演算増幅器ＩＣ３に入力し、差分を求めて、ＡＰＤ電流ＩAPD を検出した電圧ＶCONTとして比較回路２３に入力する。この場合、抵抗Ｒ１０４〜Ｒ１０７を同一抵抗値とすると、電圧ＶCONTは、電圧ＶREG により正規化される。即ち、
ＶCONT＝（Ｖ１０１−Ｖ１０２）＋ＶREG
の関係となる。
【００５１】
比較回路２３は、基準電圧発生回路２２からの基準電圧Ｖref と、差電圧回路２１からの差電圧ＶCONTとを演算増幅器ＩＣ４により比較し、基準電圧Ｖref を差電圧ＶCONTが超えて増加するようなＡＰＤ電流ＩAPD の増加時に、電圧制御回路２４のトランジスタＱ３をオンとする。それによって、抵抗Ｒ３を介してＡＰＤ１側に流れる電流ＩAPD の一部が、トランジスタＱ３側に流れるから、ＡＰＤ電流ＩAPD を設定した値を超えないように制限することができる。
【００５２】
図１５は光サージの説明図であり、光増幅器の特性等によって光サージが発生する場合がある。例えば、希土類ドープの光ファイバ増幅器に於いて、出力光レベルを一定化制御する制御回路を含む場合、励起光が残存している状態で光信号が入力された時、フィードバック制御を行っていても、光信号は余分に増幅されることによって、光サージが出力される場合がある。このような光サージが光受信器に入力されると、ＡＰＤ電流が急変し、バイアス電圧の制御が追従しない場合に、従来例のように、バイアス電圧が降伏電圧を超えたり、又はＡＰＤ電流が最大定格電流を超えることがある。
【００５３】
図１６は本発明の第６の実施の形態の要部説明図であり、図１と同一符号は同一部分を示し、Ｌ１はインダクタンス、Ｒ５は抵抗である。このインダクタンスＬ１のインピーダンスをＺL 、光サージの立上りの時定数をτ、リミット電流をＩLIM とすると、
ＺL ＝（Ｖ0 −Ｖin）／ＩLIM
ＺL ＝２π・Ｌ１／τ
となるから、
Ｌ１＝τ・（Ｖ0 −Ｖin）／（２π・ＩLIM ）
として求めることができる。又抵抗Ｒ５は、コンデンサＣ３とインダクタンスＬ１とによる共振を防止する為のものであり、数Ω程度とすることができる。
【００５４】
ＡＰＤ１に光サージが入力されると、ＡＰＤ電流ＩAPD が光サージに対応して流れることになるが、そのＡＰＤ電流ＩAPD の急峻な立上りが、インダクタンスＬ１によって抑制されるから、過大な電流によるＡＰＤ１の特性劣化を回避することができる。
【００５５】
図１７は本発明の第７の実施の形態の説明図であり、図１と同一符号は同一部分を示し、Ｃ１００は結合コンデンサ、３１は増幅器、３２は電圧制御回路である。この実施の形態は、光サージがＡＰＤ１に入力された時のＡＰＤ電流ＩAPD の急激な変化をコンデンサＣ１００を介して増幅器３１に入力し、光サージによるＡＰＤ電流ＩAPD の増加を検出した時に、電圧制御回路３２により電流を分流して、ＡＰＤバイアス電圧を低減し、ＡＰＤ電流ＩAPD が最大定格電流を超えないように制御する電流リミット回路を設けた場合を示す。なお、この場合の電圧制御回路３２は、光サージによるＡＰＤ電流ＩAPD 増加時にのみ、ＡＰＤ１に流れる電流を分流して、バイアス電圧を低減するように動作し、光入力断の変化時には動作しない構成とするものである。
【００５６】
図１８は本発明の第８の実施の形態の説明図であり、図１７と同一符号は同一部分を示し、３３はピークホールド回路である。このピークホールド回路３３は、光サージがＡＰＤ１に入力された時、コンデンサＣ１００を介して変化成分を増幅器３１により増幅し、その時のピーク値をホールドして、電圧制御回路３２を制御するものである。それにより、光サージ入力時に、ＡＰＤバイアス電圧を所定時間継続して低減することができるから、各種の時定数の光サージに対しても、ＡＰＤ１を保護することができる。
【００５７】
図１９はピークホールド回路を含む動作説明図であり、（Ａ）は光サージ入力、（Ｂ）は増幅器入力、（Ｃ）は増幅器３１を反転増幅器とした時の電圧制御回路入力、（Ｄ）はＡＰＤバイアス電圧を示す。即ち、（Ａ）に示すような光サージがＡＰＤに入力されると、それに対応してＡＰＤ電流が流れる。その変化分がコンデンサＣ１００を介して、（Ｂ）に示すように増幅器３１に入力される。そして、ピークホールド回路３３によってホールドされる。
【００５８】
ピークホールド回路３３を設けない場合は、（Ｃ）の点線で示すように、電圧制御回路３２への入力信号は、光サージ波形に類似したものとなるが、ピークホールド回路３３を設けた場合、実線で示すように、所定期間にわたってピークホールド動作を行う。従って、電圧制御回路３２により、ＡＰＤバイアス電圧は、（Ｄ）の実線で示すように、所定期間にわたって低減し、ＡＰＤ電流を抑制することができる。従って、各種の時定数の光サージが入力された場合でも、ＡＰＤ電流が最大定格電流を超えないように制限することができる。又ピークホールド回路３３を設けない場合は、（Ｄ）の点線で示すように、ＡＰＤバイアス電圧は、光サージ入力の短期間のみ低減し、ＡＰＤ電流を抑制することになる。
【００５９】
図２０は本発明の第８の実施の形態の回路図であり、図１８の各部の回路を示し、図１８と同一符号は同一部分を示す。又Ｃ１００，Ｃ１０１，Ｃ２００はコンデンサ、Ｒ１００〜Ｒ１０４，Ｒ２００〜Ｒ２０２，Ｒ３００は抵抗、Ｄ１，Ｄ１００はダイオード、Ｑ１１〜Ｑ１３はトランジスタを示す。又電圧ＶDD，ＶEE及びＶREG は、例えば、図１４に於ける電圧ＶDD，ＶEE及びＶREG に対応するものである。なお、電圧ＶREG は、ＡＰＤ１に順方向バイアスが印加されないように、等化増幅器２に入力される電圧Ｖinと等しい値に設定する。
【００６０】
増幅器３１は、結合コンデンサＣ１００とトランジスタＱ１１，Ｑ１２とを含む反転増幅器を構成しており、トランジスタＱ１１のベースに接続されたダイオードＤ１００は保護用のダイオードである。又ピークホールド回路３３は、ダイオードＤ１と抵抗Ｒ２０２とコンデンサＣ２００とを含み、ピークホールドの時定数は抵抗Ｒ２０２とコンデンサＣ２００とにより設定されて、コンデンサＣ２００によりピークホールドするものである。又電圧制御回路３２は、ピークホールド回路３３の出力信号をベースに加えるトランジスタＱ１３を有し、このトランジスタＱ１３によってＡＰＤ１に流れる電流をバイパスし、ＡＰＤのバイアス電圧ＶAPD を低減して、光サージ入力時のＡＰＤ電流を制限する。
【００６１】
本発明は、前述の各実施の形態にのみ限定されるものではなく、種々付加変更することが可能であり、又各実施の形態の組合せによるＡＰＤバイアス回路を構成することもできる。又ＡＰＤに直列に接続する時定数回路は、時定数τ２，τ３の場合を示すが、更に多数の時定数回路に分割した構成とすることも可能である。又ＡＰＤに並列に保護用のツェナーダイオードを設けることも可能である。その場合、高速の光信号に悪影響を与えない構成とすることが必要となる。又ＡＰＤに順方向電圧が印加された場合の保護用としてダイオードを並列的に接続することもできる。
【００６２】
【発明の効果】
以上説明したように、本発明は、ＡＰＤ１に直列に第１〜第３の抵抗Ｒ１〜Ｒ３を接続し、第１，第２の抵抗Ｒ１，Ｒ２の接続点にバイアス制御回路３を接続し、ＡＰＤ１に等化増幅器２を接続し、抵抗Ｒ２とコンデンサＣ２とによる時定数τ２と、抵抗Ｒ３とコンデンサＣ３とによる時定数τ３とについて、τ２＞τ３の関係に選定したことにより、ＡＰＤ１に対する光入力パワーＰinの急峻な立上り又は立下りに於いて、ＡＰＤ１のバイアス電圧ＶAPD が降伏電圧を超えることなく、又ＡＰＤ電流ＩAPD が最大定格電流を超えることなく制御可能となり、ＡＰＤ１を安定に動作させることが可能となる利点がある。
【００６３】
又ＡＰＤ電流を検出して動作するトランジスタや電圧制御回路等を含む電流リミット回路を設けたことにより、ＡＰＤ電流の急峻な増大時に於いても、最大定格電流を超えないように制御することができる。従って、光サージが入力された場合でも、ＡＰＤ１を安定に動作させることができる利点がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の要部説明図である。
【図２】本発明の第１の実施の形態の光入力パワー変化時の説明図である。
【図３】本発明の第１の実施の形態の光入力パワー変化時の説明図である。
【図４】本発明の第２の実施の形態の要部説明図である。
【図５】トランジスタの特性説明図である。
【図６】本発明の第３の実施の形態の要部説明図である。
【図７】リミット電流の説明図である。
【図８】ＡＰＤ電流モニタ点の説明図である。
【図９】本発明の第４の実施の形態の説明図である。
【図１０】ＡＰＤ電流と検出電圧との説明図である。
【図１１】基準電圧設定説明図である。
【図１２】電圧制御回路の説明図である。
【図１３】電圧制御回路の特性説明図である。
【図１４】本発明の第５の実施の形態の説明図である。
【図１５】光サージの説明図である。
【図１６】本発明の第６の実施の形態の要部説明図である。
【図１７】本発明の第７の実施の形態の説明図である。
【図１８】本発明の第８の実施の形態の説明図である。
【図１９】ピークホールド回路を含む動作説明図である。
【図２０】本発明の第８の実施の形態の回路図である。
【図２１】光受信器の説明図である。
【図２２】従来例のＡＰＤバイアス回路の説明図である。
【図２３】ＡＰＤの光入力レベルと増倍率との説明図である。
【図２４】従来例の時定数関係の説明図である。
【図２５】最大受光レベルから光入力断の時の説明図である。
【図２６】光入力断から最大受光レベルの時の説明図である。
【符号の説明】
１ ＡＰＤ
２ 等化増幅器
３ バイアス制御回路
Ｒ１〜Ｒ３ 第１〜第３の抵抗
Ｃ２，Ｃ３ 第２，第３のコンデンサ
【発明の属する技術分野】
本発明は、光信号を受信するＡＰＤ（Ａvalanche Ｐhotodiode ；アバランシェ・フォト・ダイオード）を安定動作させるバイアス制御を行うＡＰＤバイアス回路に関する。
ＡＰＤは、バイアス電流によって増倍率を制御することができるものであり、従って、光入力レベルに対応してバイアス電圧を制御し、所定レベルの光受信信号を維持することができる。
【０００２】
【従来の技術】
図２１は光受信器の説明図であり、光受信器１００は、ＡＰＤ１０１と、バイアス回路１０２と、等化増幅器１０３と、タイミング抽出部１０４と、識別器１０５とを含む構成を有し、光伝送路等からの光信号ＯＰＴｉｎをＡＰＤ１０１に入力する。この光信号ＯＰＴｉｎのレベルに対応してＡＰＤ１０１の増倍率をバイアス回路１０２によって制御するものである。
【０００３】
このＡＰＤ１０１の出力信号を、等化増幅器１０３によって等化増幅し、タイミング抽出部１０４に於いてデータのビットレートに対応したタイミング信号を抽出し、これをクロック信号ＣＬＫｏｕｔとして出力すると共に、識別器１０５に於ける識別タイミング信号として入力し、レベル識別によりデータＤＡＴＡｏｕｔを再生して出力する。
【０００４】
図２２は従来例のＡＰＤバイアス回路の説明図であり、図２１のＡＰＤ１０１と、バイアス回路１０２と、等化増幅器１０３とに関連する構成を示す。即ち、ＡＰＤ１０１に、直列の抵抗Ｒ１ａ，Ｒ２ａを介して電圧ＶDDを印加し、ＡＰＤ１０１に入力光レベルに対応して流れる電流ＩAPD を等化増幅器１０３に入力する。又抵抗Ｒ１ａ，Ｒ２ａの接続点に、Ｖ0 制御回路１１１と、Ｖ0 モニタ回路１１２と、内部安定化電源１１３と、ＭOPT 調整部１１４と、温度センサ１１５と、温度制御回路１１６とを含むバイアス制御回路を接続し、温度変化及び入力光信号に対応して電流ＩAPD が変化しても、抵抗Ｒ１ａ，Ｒ２ａの接続点の電圧Ｖ0 を一定化するように、Ｖ0 制御回路１１１により電流ＩCONTを制御する。
【０００５】
電源電圧ＶDDは例えば８５Ｖ、バイアス設定電圧Ｖ0 は例えば３０Ｖとするもので、抵抗Ｒ１ａに流れる電流を制御することによってバイアス設定電圧Ｖ0 を一定化することができる。即ち、
Ｖ0 ＝ＶDD−Ｉ0 ・Ｒ１ａ
Ｉ0 ＝ＩCONT＋ＩAPD
となるから、光入力パワーが変化し、それに従って電流ＩAPD が変化しても、電流ＩCONTを制御することによって、電流Ｉ0 を一定とすることにより、バイアス設定電圧Ｖ0 を一定化することができる。
【０００６】
又ＡＰＤ１０１に印加されるバイアス電圧ＶAPD 及び電流ＩAPD は、次の連立方程式の解として得られる。
ＩAPD ＝（ｅ・λ／ｈ・ｃ）・η・Ｍ・Ｐin …（１）
ＶAPD ＝（Ｖ0 −Ｖin）−Ｒ２ａ・ＩAPD …（２）
Ｍ＝１／〔１−（ＶAPD ／ＶB ）n 〕 …（３）
なお、ｅ＝電子の電荷、λ＝入力光波長、ｈ＝プランク定数、ｃ＝光速、η＝量子効率、Ｍ＝増倍率、Ｐin＝平均入力光パワー、ＶAPD ＝ＡＰＤのバイアス電圧、Ｖ0 ＝バイアス設定電圧、ＩAPD ＝ＡＰＤの光電流、ＶB ＝ＡＰＤの降伏電圧、ｎ＝ＡＰＤの物性で決まる値（フィッテング係数）である。
【０００７】
従って、入力光パワーＰinが増加すると、ＡＰＤ１０１の電流ＩAPD が増加し、抵抗Ｒ２ａによる電圧降下が大きくなり、バイアス電圧ＶAPD が低下し、増倍率Ｍが低下する。反対に、入力光パワーＰinが減少すると、バイアス電圧ＶAPD が上昇し、増倍率Ｍが上昇する。それによって、入力光パワーＰinの変動に対応して増倍率Ｍが制御されて、ＡＰＤ１０１による受光出力信号レベルを一定に維持することができる。
【０００８】
図２３はＡＰＤの光入力レベルと増倍率との説明図であり、光受信器としてのダイナミックレンジを大きくする為に、最小受光レベルでは増倍率Ｍを高く（例えば、１０〜２０程度）、最大受光レベルでは増倍率Ｍを低く（例えば、１〜３程度）なるように制御する方法が採用されている。このような入力光パワーＰinの変動許容範囲が、光受信器としてのダイナミックレンジとなる。
【０００９】
又図２２に於いて、光入力パワーの変動に対して安定化を図る為に、図２４に示すように、抵抗Ｒ２ａとＡＰＤ１０１との接続点とアースとの間にコンデンサＣ２ａを接続した構成が提案されている。この場合、バイアス制御回路１１０の時定数をτ０、バイアス設定電圧Ｖ0 の時定数をτ１、抵抗Ｒ２ａとコンデンサＣ２ａとによる時定数をτ２とすると、バイアス設定電圧Ｖ0 の時定数τ１は、バイアス制御回路１１０の時定数τ０に反比例する。
【００１０】
この場合の時定数τ１，τ２は、次の条件▲１▼，▲２▼を満足するように設定することが必要である。即ち、条件▲１▼は、最大受光レベルから光入力断となった時、ＡＰＤ１０１のバイアス電圧ＶAPD が降伏電圧ＶB を超えないようにする。又条件▲２▼は、光入力断から最大受光レベルとなった時、或いは光サージが入力された時に、ＡＰＤ電流ＩAPD が、ＡＰＤ及び等化増幅器の最大定格電流を超えないようにする。
【００１１】
図２５は最大受光レベルから光入力断の時の説明図であり、（Ａ）は光入力パワーの変化、（Ｂ）はバイアス電圧の変化、（Ｃ）はＡＰＤ電流の変化を示す。（Ａ）に示すように、光入力パワーが光伝送路の断線や送信側の異常により、最大受光レベルから数μｓ〜数１００μｓの短時間に光入力断レベルに低下すると、ＡＰＤ１０１に流れる電流ＩAPD は光入力パワーに対応して減少する。それによって、（Ｂ）に示すように、バイアス設定電圧Ｖ0 はバイアス制御回路１１０の時定数τ０に対応して上昇する。この時定数τ０は、光入力パワーの変化に追従できない値であることが一般的であるから、点線で示すバイアス電圧ＶAPD は上昇し、降伏電圧ＶB を超えることがある。
【００１２】
又（Ｃ）に示すように、ＡＰＤ電流ＩAPD は、受光レベルの低下に対応して減少するが、バイアス電圧ＶAPD が上昇して降伏電圧ＶB を超えることによるブレークダウン電流が流れる。
【００１３】
図２６は光入力断から最大受光レベルの時の説明図であり、（Ａ）は光入力パワーの変化、（Ｂ）はバイアス電圧の変化、（Ｃ）はＡＰＤ電流の変化を示す。（Ａ）に示すように、光入力断の状態から数μｓ〜数１００μｓの短時間に最大受光レベルに上昇した場合、バイアス設定電圧Ｖ0 は実線で示すように所定の値に維持され、それに対応してバイアス電圧ＶAPD は（Ｂ）も前の値に維持されることになる。或いは、点線で示すように、徐々に低下する。
【００１４】
従って、（Ｃ）に示すように、ＡＰＤ電流ＩAPD は、光入力パワーが増大したにも拘らず、増倍率Ｍが大きい状態となるから、絶対最大定格電流を超えて上昇することになる。それによって、ＡＰＤ１０１の劣化や等化増幅器１０３の障害等の原因となる。
【００１５】
【発明が解決しようとする課題】
前述の従来例に於いて、バイアス制御回路１１１により電圧Ｖ0 を安定化し、光入力レベルに対応してＡＰＤ１０１の増倍率Ｍを所望の値に制御することができるものであるが、光入力レベルの急変に対しては、図２５及び図２６に示すように、ＡＰＤ１０１の降伏電圧ＶB を超えるバイアス電圧の印加や、最大定格電流を超える電流ＩAPD が流れて、ＡＰＤ１０１の劣化が生じる問題があった。
【００１６】
そこで、バイアス制御回路１１１の応答速度を増大して、ＡＰＤ電流ＩAPD の変化に高速で追従して電圧Ｖ0 を一定となるように制御することが考えられる。しかし、バイアス制御回路１１１は、演算増幅器等により構成していることと、安定な制御動作を行わせる為とにより、応答速度を増大させるにも限度があり、前述のように、最大受光レベルから光入力断、又は光入力断から最大受光レベルへの急変時には、電圧Ｖ0 を一定化することは困難であった。
【００１７】
又抵抗Ｒ２ａ，コンデンサＣ２ａによる時定数τ２の選定に於いて、最大受光レベルから光入力断となった場合のバイアス電圧ＶAPD の上昇を抑制する為には、時定数τ２を大きくすることが望ましい。しかし、反対に、光入力断から最大受光レベルに増加した場合のＡＰＤ電流ＩAPD の増加を抑制する為には、時定数τ２を小さくすることが望ましいことになる。
【００１８】
従って、最大受光レベルから光入力断又はその反対の光入力断から最大受光レベルとなった場合の何れに対しても安定な制御を行わせることができないものであった。又前述のような問題を回避する為に、バイアス制御回路１１１の構成素子に高速トランジスタを用いて応答速度を上げることが考えられるが、不経済な構成となり、実用化には問題がある。
本発明は、簡単な構成を付加することにより、光入力パワーの急変に対しても安定動作を行わせることを目的とする。
【００１９】
【課題を解決するための手段】
本発明のＡＰＤバイアス回路は、（１）光信号を入力するＡＰＤ１と、このＡＰＤ１の出力信号を入力する等化増幅器２とを含む光受信器のＡＰＤバイアス回路であって、ＡＰＤ１と直列に第１，第２，第３の抵抗Ｒ１，Ｒ２，Ｒ３を接続してＡＰＤバイアス電圧ＶＤＤを印加し、前記第１，第２の抵抗Ｒ１，Ｒ２の接続点に、この接続点の電圧Ｖ０を一定に維持するように電流を分流させる時定数τ１のバイアス制御回路３を接続し、第２，第３の抵抗Ｒ２，Ｒ３の接続点とアースとの間に第１のコンデンサＣ２を接続し、且つ第３の抵抗Ｒ３とＡＰＤ１のカソードとの接続点とアースとの間に第２のコンデンサＣ３を接続し、第２の抵抗Ｒ２と第１のコンデンサＣ２とによる時定数τ２及び第３の抵抗Ｒ３と第２のコンデンサＣ２とによる時定数τ３を、時定数τ１より小さく設定し、且つ時定数τ２を時定数τ３より大きく設定する。
【００２０】
又（２）第２の抵抗Ｒ２と第１のコンデンサＣ２とによる時定数τ２を、光入力断の時定数より大きく設定する。又第３の抵抗Ｒ３と第２のコンデンサＣ３とによる時定数τ３を、光サージの立上り時定数より小さく設定する。即ち、ＡＰＤ１に入力される光信号の急峻な立上り及び立下りに対して、ＡＰＤ１の電流が最大定格電流を超えないようにし、又ＡＰＤ１のバイアス電圧が降伏電圧を超えないように制御することができる。
【００２１】
又（３）ＡＰＤと並列的にトランジスタからなる電流リミット回路を接続し、ＡＰＤ電流増大時に、そのＡＰＤ電流をトランジスタによって電流を分流する。又は直列的に電界効果トランジスタを接続し、ＡＰＤ電流増大時に、電界効果トランジスタのインピーダンスを増大して、バイアス電圧を低下する。
【００２２】
又（４）ＡＰＤ電流をＡＰＤに直列に接続した抵抗により検出し、ＡＰＤ電流が設定値を超えた時に、ＡＰＤに流れる電流を分流する電圧制御回路を含む電流リミット回路を接続する。
【００２３】
又（５）ＡＰＤと直列にインダクタンスを接続して、光サージ入力時のＡＰＤ電流が最大定格電流を超えないように制御する。又このような光サージ入力に伴うＡＰＤ電流の急峻な変化を検出して、ＡＰＤ電流を分流する電圧制御回路を含む電流リミット回路を接続する。又この場合、ＡＰＤ電流の検出値のピークホールドを行って電圧制御回路を制御する。
【００２４】
【発明の実施の形態】
図１は本発明の第１の実施の形態の要部説明図であり、１はＡＰＤ、２は等化増幅器、３はバイアス制御回路、Ｒ１，Ｒ２，Ｒ３は第１〜第３の抵抗、Ｃ２，Ｃ３は第１，第２のコンデンサである。ＡＰＤ１に対して第１〜第３の抵抗Ｒ１〜Ｒ３を直列に接続して電圧ＶDDを印加し、光入力パワーＰinに対応して流れる電流を等化増幅器２に入力する。
【００２５】
又第１の抵抗Ｒ１と第２の抵抗Ｒ２との接続点に、時定数τ１を有するバイアス制御回路３を接続する。このバイアス制御回路３は、例えば、図２２に示す従来例の構成を適用することができる。即ち、第１の抵抗Ｒ１と第２の抵抗Ｒ２との接続点のバイアス設定電圧Ｖ0 を一定化する為に、第１の抵抗Ｒ１に流れる電流を一定化するように、電流を分流制御する構成を有するものである。又等化増幅器２の出力信号は、例えば、図２１に示すタイミング抽出部１０４と識別器１０５とに入力する構成とすることができる。
【００２６】
又第２の抵抗Ｒ２と第３の抵抗Ｒ３との接続点とアースとの間に第１のコンデンサＣ２を接続し、第３の抵抗Ｒ３とＡＰＤ１との接続点とアースとの間に第２のコンデンサＣ３を接続し、第２の抵抗Ｒ２と第１のコンデンサＣ２とによる時定数τ２と、第３の抵抗Ｒ３と第２のコンデンサＣ３とによる時定数τ３とを、τ２＞τ３の関係となるように選定する。
【００２７】
この場合、例えば、時定数τ３を数μｓ以上に設定し、時定数τ２を数１００μｓ以下に設定する。又バイアス制御回路３の時定数τ１を従来例と同様に設定する。光伝送路等を介して入力される光入力パワーＰinは、ＡＰＤ１に入力されて、電流に変換される。又バイアス制御回路３は、第１の抵抗Ｒ１を介して流れる電流を一定化するように分流制御して、バイアス設定電圧Ｖ0 を時定数τ１に従った応答速度で一定化することになる。
【００２８】
即ち、定常時は、バイアス設定電圧Ｖ0 が一定に維持されており、光入力パワーＰinが小さい時、ＡＰＤ１に流れる電流も小さいから、抵抗Ｒ２，Ｒ３による電圧降下が小さく、バイアス電圧ＶAPD は高くなり、増倍率Ｍは大きくなる。従って、出力信号は所定のレベルとなる。反対に、光入力パワーＰinが大きい時は、ＡＰＤ１に流れる電流も大きくなるから、抵抗Ｒ２，Ｒ３による電圧降下が大きくなり、バイアス電圧ＶAPD は低くなって、増倍率Ｍは小さくなる。従って、出力信号は所定のレベルとなる。
【００２９】
この場合の抵抗Ｒ２，Ｒ３の直列合成値は、従来例の抵抗Ｒ２ａと同一とすることになる。なお、厳密には、コンデンサＣ２，Ｃ３を含む時定数回路を構成しているから、それらの容量に従って微調整することが必要となる。又ＡＰＤ電流を最大定格電流より低く制限する為に、そのリミット電流をＩLIM とすると、
Ｒ２＋Ｒ３＝（Ｖ0 −Ｖin）／ＩLIM …（４）
Ｃ２＝τ２／Ｒ２ …（５）
Ｃ３＝τ３／Ｒ３ …（６）
の関係となるように、第２，第３の抵抗Ｒ２，Ｒ３と第１，第２のコンデンサＣ２，Ｃ３とを選定する。又時定数τ２，τ３は、前述の関係とする。
【００３０】
図２は本発明の第１の実施の形態の光入力パワー変化時の説明図であり、光入力パワーが、最大受光レベルから光入力断の状態に低下した場合を示し、（Ａ）に示すように、最大受光レベルから数μｓ〜数１００μｓのような短時間で光入力断の状態に変化すると、（Ｂ）に示すように、電圧Ｖ1 （抵抗Ｒ２，Ｒ３の接続点の電圧）は、時定数τ２に従って変化し、バイアス電圧ＶAPD は、電流の減少に従って上昇する方向に向かう。
【００３１】
その時、バイアス制御回路３より制御されるバイアス設定電圧Ｖ0 は、光入力パワーの急峻な変化に追従できないものである。そして、抵抗Ｒ２，Ｒ３の接続点の電圧Ｖ1 は、時定数τ２に従って徐々に上昇するから、それに追従した状態でバイアス電圧ＶAPD が上昇する。従って、バイアス電圧ＶAPD が降伏電圧ＶB を超えるように上昇することはない。又ＡＰＤ電流ＩAPD は、（Ｃ）に示すように、最大受光レベルから光入力断に対応した光入力パワーに従って減少することになる。
【００３２】
図３は本発明の第１の実施の形態の光入力パワー変化時の説明図であり、図２と反対に、光入力パワーが断状態から最大受光レベルに上昇した場合を示す。光入力パワーが（Ａ）に示すように、数μｓ〜数１００μｓのような短時間で光入力断レベルから最大受光レベルまで上昇した時、バイアス制御回路３は、この光入力パワーの急峻な立下りに対応して、電圧Ｖ0 を一定化できないものであり、従って、（Ｂ）に示すように、電圧Ｖ0 はほぼ一定に維持されている。又抵抗Ｒ２，Ｒ３の接続点の電圧Ｖ1 は、ＡＰＤ１に流れる電流が急上昇しても、時定数τ２に従って減少する。
【００３３】
従って、抵抗Ｒ２，Ｒ３による電圧降下によってバイアス電圧ＶAPD は、０Ｖ近くに低下する。それにより、（Ｃ）に示すように、ＡＰＤ電流ＩAPD は、リミット電流ＩLIM を超えないように制御することができる。即ち、異なる時定数τ２，τ３の時定数回路をＡＰＤ１に対して直列に設け、ＡＰＤ１側の時定数回路の時定数τ３を、バイアス設定電圧Ｖ0 側の時定数回路の時定数τ２より小さく選定したことにより、光入力パワーの急変時に於いても、バイアス電圧ＶAPD が降伏電圧ＶB を超えることがなく、又ＡＰＤ電流ＩAPD が最大定格電流を超えることがなくなる。
【００３４】
図４は本発明の第２の実施の形態の要部説明図であり、図１と同一符号は同一部分を示し、Ｑ１はｐｎｐトランジスタ、Ｒ４は抵抗である。この場合、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４をＡＰＤ１に対して直列に接続して電圧ＶDDを印加する構成とする。又抵抗Ｒ２，Ｒ３，Ｒ４の直列合成抵抗値は、従来例の抵抗Ｒ２ａの抵抗値と同一又は近似した値とする。又抵抗Ｒ１，Ｒ２の接続点にバイアス制御回路３を接続し、抵抗Ｒ２，Ｒ３の接続点とアースとの間にコンデンサＣ２を接続する。このトランジスタＱ１はＡＰＤ１に対する電流リミット回路を構成するものである。
【００３５】
そして、抵抗Ｒ４の両端を、トランジスタＱ１のエミッタとベースとに接続し、このトランジスタＱ１のコレクタを接地し、トランジスタＱ１のベースとアースとの間にコンデンサＣ３を接続する。従って、抵抗Ｒ２とコンデンサＣ２とによる時定数回路（τ２）と、抵抗Ｒ３，Ｒ４とコンデンサＣ３とによる時定数回路（τ３）とがＡＰＤ１に直列に接続されることになる。この実施の形態は、第１の実施の形態に対して、トランジスタＱ１を含む電流リミット回路を設けた場合に相当し、時定数τ３を第１の実施の形態と同一とする場合、抵抗Ｒ３，Ｒ４の直列合成抵抗値を、図１に示す第１の実施の形態に於ける第３の抵抗Ｒ３と同一の値とすることになる。
【００３６】
図５はトランジスタの特性説明図であり、トランジスタＱ１のエミッタ電流は、トランジスタＱ１のベース・エミッタ間電圧に従ったものとなる。即ち、抵抗Ｒ４の両端の電圧ΔＶに従ったものとなり、ΔＶ＜ＶONの場合、トランジスタＱ１はオフであるが、この電圧ΔＶが電圧ＶONを超えると、トランジスタＱ１はオンとなって、ＡＰＤ１に流れる電流をバイパスすることになる。
【００３７】
例えば、ＡＰＤ１に対する光入力レベルが低く、ＡＰＤ１の電流が少ない時は、抵抗Ｒ４の両端の電圧ΔＶが小さいから、トランジスタＱ１はオフ状態となっている。そして、光入力レベルが増大すると、ＡＰＤ１の電流が増大し、それに伴って電圧ΔＶが大きくなり、トランジスタＱ１の閾値電圧を超えると、トランジスタＱ１はオンとなり、ＡＰＤ１に流れる電流をトランジスタＱ１によってバイパスする状態となる。それによって、電圧制御点として示す点の電圧をほぼ０Ｖとし、結果的にはバイアス電圧ＶAPD を０Ｖに近づけてＡＰＤ電流をリミットすることができる。
【００３８】
図６は本発明の第３の実施の形態の要部説明図であり、図１と同一符号は同一部分を示す。この実施の形態は、抵抗Ｒ２，Ｒ３の間にデプレッション型ＦＥＴ（電界効果トランジスタ）Ｑ２のドレインとソースとを接続した電流リミット回路を設けた場合に相当する。
【００３９】
この構成に於いて、トランジスタＱ２は、抵抗Ｒ３の両端の電圧ΔＶがソース・ゲート間電圧となり、例えば、図７に示す特性に従って、リミット電流値に、ＡＰＤ電流が制限される。即ち、ＡＰＤ１に対する光入力レベルが大きくなると、大きなＡＰＤ電流が流れて、抵抗Ｒ３の両端の電圧ΔＶが増大し、トランジスタＱ２の等価インピーダンスが大きくなる。それによって、ＡＰＤ電流が制限されることになる。この場合、トランジスタＱ２の耐圧が所望の値でない場合、複数のトランジスタＱ２を直列に接続することにより、各トランジスタＱ２によって電圧を分担することもできる。なお、抵抗Ｒ３とトランジスタＱ３の等価インピーダンスとにより、時定数τ３は変化する。
【００４０】
図８はＡＰＤ電流モニタ点の説明図であり、ＡＰＤ１に直列に接続した抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗Ｒ４の両端の電圧ΔＶMON を検出する。即ち、ＡＰＤ１に流れる電流ＩAPD は、ＩAPD ＝ΔＶMON ／Ｒ４となるから、電圧ΔＶMON が所定値以上とならないように制御することによって、ＡＰＤ電流ＩAPD を制限することができる。
【００４１】
図９は本発明の第４の実施の形態の説明図であり、１はＡＰＤ、２は等化増幅器、３はバイアス制御回路、Ｒ１〜Ｒ４は抵抗、Ｃ２，Ｃ３はコンデンサ、２１は差電圧検出回路、２２は基準電圧発生回路、２３は比較回路、２４は電圧制御回路を示し、差電圧検出回路２１と基準電圧発生回路２２と比較回路２３と電圧制御回路２４とにより電流リミット回路を構成している。
【００４２】
又抵抗Ｒ４は、前述のように、ＡＰＤ電流モニタ用の抵抗であり、この抵抗Ｒ４の両端の電圧を差電圧検出回路２１に入力する。差電圧検出回路２１は、抵抗Ｒ４の抵抗Ｒ３側の電圧と、ＡＰＤ１側の電圧との差分を求めるもので、結果的には、抵抗Ｒ４の両端の電圧を検出することになる。そして、基準電圧発生回路２２からの基準電圧と比較回路２３に於いて比較し、検出電圧が基準電圧を超えている場合、電圧制御回路２４に流れる込む電流を大きくして、抵抗Ｒ２，Ｒ３によりドロップする電圧を大きくし、バイアス電圧ＶAPD を低下させ、それによって、ＡＰＤ１の電流を制限するものである。
【００４３】
図１０はＡＰＤ電流と検出電圧との説明図であり、検出電圧の特性曲線を示し、ＡＰＤ電流ＩAPD と抵抗Ｒ４との積が検出電圧となる。従って、その傾斜は、抵抗Ｒ４の値によって定まることになる。又この検出電圧と基準電圧設定レベルとの関係を図１１に示す。即ち、ＡＰＤ電流ＩAPD として示す値にリミットをかける場合、検出電圧の特性曲線との交点を基準電圧設定レベルとし、この検出電圧が基準電圧設定レベルを超えると、電圧制御回路２４（図９参照）に流れ込む電流を増大して、バイアス電圧ＶAPD を低下させ、結果的にＡＰＤ電流を制限することができる。
【００４４】
図１２は電圧制御回路の説明図であり、Ｑ３はトランジスタ、Ｒ１１は抵抗であり、図９に於ける電圧制御回路２４と、抵抗Ｒ３，Ｒ４及び比較回路２３とに関連した構成を示している。そして、比較回路２３からの制御信号によりトランジスタＱ３が制御されるもので、このトランジスタＱ３のコレクタは、抵抗Ｒ３，Ｒ４の接続点に接続され、エミッタは、抵抗Ｒ１１を介して電圧ＶEEに接続される。
【００４５】
前述のように、検出電圧が基準電圧を超えると、比較回路２３からの制御信号によってトランジスタＱ３がオンとなり、抵抗Ｒ３，Ｒ４を介して流れるＡＰＤ電流は、トランジスタＱ３と抵抗Ｒ１１とを介してバイパスされる電流ＩCONTとなる。従って、電圧制御点（抵抗Ｒ３，Ｒ４の接続点）の電圧を低下させて、ＡＰＤ電流を制限することができる。
【００４６】
図１３は電圧制御回路の特性説明図であり、ＶBEはトランジスタＱ３のベース・エミッタ間の電圧を示し、これをトランジスタＱ３のオン電圧とすると、ＶEE＋ＶBE以下の制御信号の場合、トランジスタＱ３はオフ状態を維持する。従って、電流ＩCONTは０Ａである。又比較回路２３からの制御信号が、電圧ＶEE＋ＶBEを超えると、それに対応してトランジスタＱ３を介して電流ＩCONTが流れて、前述のＡＰＤ電流ＩAPD を制限することができる。
【００４７】
図１４は本発明の第５の実施の形態の説明図であり、図９に示す実施の形態の具体的な構成を示し、図９と同一符号は同一部分を示す。又Ｃ１はコンデンサ、Ｒ１００〜Ｒ１１０は抵抗、ＩＣ１〜ＩＣ４は例えば集積回路化した演算増幅器を示す。
【００４８】
差電圧検出回路２１は、抵抗Ｒ１００〜Ｒ１０７と演算増幅器ＩＣ１〜ＩＣ３とにより構成し、基準電圧発生回路２２は、電圧ＶREG を抵抗Ｒ１０８，Ｒ１０９により分圧して基準電圧Ｖref を出力する構成を有する。又比較回路２３は、演算増幅器ＩＣ４により構成されている。又電圧制御回路２４は、トランジスタＱ３と抵抗Ｒ１１０とにより構成されている。この抵抗Ｒ１１０は、図１２に於ける抵抗Ｒ１１に相当するものである。
【００４９】
ＡＰＤ１は、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４を介して電圧ＶDDが印加され、光入力パワーに対応したＡＰＤ電流ＩAPD が流れる。又抵抗Ｒ２とコンデンサＣ２とにより前述の時定数τ２の時定数回路が構成され、抵抗Ｒ３，Ｒ４とコンデンサＣ３とにより前述の時定数τ３の時定数回路が構成されている。そして、ＡＰＤ電流ＩAPD を抵抗Ｒ４によって検出し、この抵抗Ｒ４の両端の電圧を、それぞれ抵抗Ｒ１００，Ｒ１０１と抵抗Ｒ１０２，Ｒ１０３により分圧し、電圧Ｖ１０１，Ｖ１０２として、ボルテージ・フォロワの演算増幅器ＩＣ１，ＩＣ２に入力する。この場合、抵抗Ｒ１００〜Ｒ１０３に流れる電流によって誤差が含まれるので、これらの抵抗Ｒ１００〜Ｒ１０３は、電流検出用の抵抗Ｒ４に比較して充分に大きい値とする。
【００５０】
そして、演算増幅器ＩＣ１，ＩＣ２の出力信号を演算増幅器ＩＣ３に入力し、差分を求めて、ＡＰＤ電流ＩAPD を検出した電圧ＶCONTとして比較回路２３に入力する。この場合、抵抗Ｒ１０４〜Ｒ１０７を同一抵抗値とすると、電圧ＶCONTは、電圧ＶREG により正規化される。即ち、
ＶCONT＝（Ｖ１０１−Ｖ１０２）＋ＶREG
の関係となる。
【００５１】
比較回路２３は、基準電圧発生回路２２からの基準電圧Ｖref と、差電圧回路２１からの差電圧ＶCONTとを演算増幅器ＩＣ４により比較し、基準電圧Ｖref を差電圧ＶCONTが超えて増加するようなＡＰＤ電流ＩAPD の増加時に、電圧制御回路２４のトランジスタＱ３をオンとする。それによって、抵抗Ｒ３を介してＡＰＤ１側に流れる電流ＩAPD の一部が、トランジスタＱ３側に流れるから、ＡＰＤ電流ＩAPD を設定した値を超えないように制限することができる。
【００５２】
図１５は光サージの説明図であり、光増幅器の特性等によって光サージが発生する場合がある。例えば、希土類ドープの光ファイバ増幅器に於いて、出力光レベルを一定化制御する制御回路を含む場合、励起光が残存している状態で光信号が入力された時、フィードバック制御を行っていても、光信号は余分に増幅されることによって、光サージが出力される場合がある。このような光サージが光受信器に入力されると、ＡＰＤ電流が急変し、バイアス電圧の制御が追従しない場合に、従来例のように、バイアス電圧が降伏電圧を超えたり、又はＡＰＤ電流が最大定格電流を超えることがある。
【００５３】
図１６は本発明の第６の実施の形態の要部説明図であり、図１と同一符号は同一部分を示し、Ｌ１はインダクタンス、Ｒ５は抵抗である。このインダクタンスＬ１のインピーダンスをＺL 、光サージの立上りの時定数をτ、リミット電流をＩLIM とすると、
ＺL ＝（Ｖ0 −Ｖin）／ＩLIM
ＺL ＝２π・Ｌ１／τ
となるから、
Ｌ１＝τ・（Ｖ0 −Ｖin）／（２π・ＩLIM ）
として求めることができる。又抵抗Ｒ５は、コンデンサＣ３とインダクタンスＬ１とによる共振を防止する為のものであり、数Ω程度とすることができる。
【００５４】
ＡＰＤ１に光サージが入力されると、ＡＰＤ電流ＩAPD が光サージに対応して流れることになるが、そのＡＰＤ電流ＩAPD の急峻な立上りが、インダクタンスＬ１によって抑制されるから、過大な電流によるＡＰＤ１の特性劣化を回避することができる。
【００５５】
図１７は本発明の第７の実施の形態の説明図であり、図１と同一符号は同一部分を示し、Ｃ１００は結合コンデンサ、３１は増幅器、３２は電圧制御回路である。この実施の形態は、光サージがＡＰＤ１に入力された時のＡＰＤ電流ＩAPD の急激な変化をコンデンサＣ１００を介して増幅器３１に入力し、光サージによるＡＰＤ電流ＩAPD の増加を検出した時に、電圧制御回路３２により電流を分流して、ＡＰＤバイアス電圧を低減し、ＡＰＤ電流ＩAPD が最大定格電流を超えないように制御する電流リミット回路を設けた場合を示す。なお、この場合の電圧制御回路３２は、光サージによるＡＰＤ電流ＩAPD 増加時にのみ、ＡＰＤ１に流れる電流を分流して、バイアス電圧を低減するように動作し、光入力断の変化時には動作しない構成とするものである。
【００５６】
図１８は本発明の第８の実施の形態の説明図であり、図１７と同一符号は同一部分を示し、３３はピークホールド回路である。このピークホールド回路３３は、光サージがＡＰＤ１に入力された時、コンデンサＣ１００を介して変化成分を増幅器３１により増幅し、その時のピーク値をホールドして、電圧制御回路３２を制御するものである。それにより、光サージ入力時に、ＡＰＤバイアス電圧を所定時間継続して低減することができるから、各種の時定数の光サージに対しても、ＡＰＤ１を保護することができる。
【００５７】
図１９はピークホールド回路を含む動作説明図であり、（Ａ）は光サージ入力、（Ｂ）は増幅器入力、（Ｃ）は増幅器３１を反転増幅器とした時の電圧制御回路入力、（Ｄ）はＡＰＤバイアス電圧を示す。即ち、（Ａ）に示すような光サージがＡＰＤに入力されると、それに対応してＡＰＤ電流が流れる。その変化分がコンデンサＣ１００を介して、（Ｂ）に示すように増幅器３１に入力される。そして、ピークホールド回路３３によってホールドされる。
【００５８】
ピークホールド回路３３を設けない場合は、（Ｃ）の点線で示すように、電圧制御回路３２への入力信号は、光サージ波形に類似したものとなるが、ピークホールド回路３３を設けた場合、実線で示すように、所定期間にわたってピークホールド動作を行う。従って、電圧制御回路３２により、ＡＰＤバイアス電圧は、（Ｄ）の実線で示すように、所定期間にわたって低減し、ＡＰＤ電流を抑制することができる。従って、各種の時定数の光サージが入力された場合でも、ＡＰＤ電流が最大定格電流を超えないように制限することができる。又ピークホールド回路３３を設けない場合は、（Ｄ）の点線で示すように、ＡＰＤバイアス電圧は、光サージ入力の短期間のみ低減し、ＡＰＤ電流を抑制することになる。
【００５９】
図２０は本発明の第８の実施の形態の回路図であり、図１８の各部の回路を示し、図１８と同一符号は同一部分を示す。又Ｃ１００，Ｃ１０１，Ｃ２００はコンデンサ、Ｒ１００〜Ｒ１０４，Ｒ２００〜Ｒ２０２，Ｒ３００は抵抗、Ｄ１，Ｄ１００はダイオード、Ｑ１１〜Ｑ１３はトランジスタを示す。又電圧ＶDD，ＶEE及びＶREG は、例えば、図１４に於ける電圧ＶDD，ＶEE及びＶREG に対応するものである。なお、電圧ＶREG は、ＡＰＤ１に順方向バイアスが印加されないように、等化増幅器２に入力される電圧Ｖinと等しい値に設定する。
【００６０】
増幅器３１は、結合コンデンサＣ１００とトランジスタＱ１１，Ｑ１２とを含む反転増幅器を構成しており、トランジスタＱ１１のベースに接続されたダイオードＤ１００は保護用のダイオードである。又ピークホールド回路３３は、ダイオードＤ１と抵抗Ｒ２０２とコンデンサＣ２００とを含み、ピークホールドの時定数は抵抗Ｒ２０２とコンデンサＣ２００とにより設定されて、コンデンサＣ２００によりピークホールドするものである。又電圧制御回路３２は、ピークホールド回路３３の出力信号をベースに加えるトランジスタＱ１３を有し、このトランジスタＱ１３によってＡＰＤ１に流れる電流をバイパスし、ＡＰＤのバイアス電圧ＶAPD を低減して、光サージ入力時のＡＰＤ電流を制限する。
【００６１】
本発明は、前述の各実施の形態にのみ限定されるものではなく、種々付加変更することが可能であり、又各実施の形態の組合せによるＡＰＤバイアス回路を構成することもできる。又ＡＰＤに直列に接続する時定数回路は、時定数τ２，τ３の場合を示すが、更に多数の時定数回路に分割した構成とすることも可能である。又ＡＰＤに並列に保護用のツェナーダイオードを設けることも可能である。その場合、高速の光信号に悪影響を与えない構成とすることが必要となる。又ＡＰＤに順方向電圧が印加された場合の保護用としてダイオードを並列的に接続することもできる。
【００６２】
【発明の効果】
以上説明したように、本発明は、ＡＰＤ１に直列に第１〜第３の抵抗Ｒ１〜Ｒ３を接続し、第１，第２の抵抗Ｒ１，Ｒ２の接続点にバイアス制御回路３を接続し、ＡＰＤ１に等化増幅器２を接続し、抵抗Ｒ２とコンデンサＣ２とによる時定数τ２と、抵抗Ｒ３とコンデンサＣ３とによる時定数τ３とについて、τ２＞τ３の関係に選定したことにより、ＡＰＤ１に対する光入力パワーＰinの急峻な立上り又は立下りに於いて、ＡＰＤ１のバイアス電圧ＶAPD が降伏電圧を超えることなく、又ＡＰＤ電流ＩAPD が最大定格電流を超えることなく制御可能となり、ＡＰＤ１を安定に動作させることが可能となる利点がある。
【００６３】
又ＡＰＤ電流を検出して動作するトランジスタや電圧制御回路等を含む電流リミット回路を設けたことにより、ＡＰＤ電流の急峻な増大時に於いても、最大定格電流を超えないように制御することができる。従って、光サージが入力された場合でも、ＡＰＤ１を安定に動作させることができる利点がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の要部説明図である。
【図２】本発明の第１の実施の形態の光入力パワー変化時の説明図である。
【図３】本発明の第１の実施の形態の光入力パワー変化時の説明図である。
【図４】本発明の第２の実施の形態の要部説明図である。
【図５】トランジスタの特性説明図である。
【図６】本発明の第３の実施の形態の要部説明図である。
【図７】リミット電流の説明図である。
【図８】ＡＰＤ電流モニタ点の説明図である。
【図９】本発明の第４の実施の形態の説明図である。
【図１０】ＡＰＤ電流と検出電圧との説明図である。
【図１１】基準電圧設定説明図である。
【図１２】電圧制御回路の説明図である。
【図１３】電圧制御回路の特性説明図である。
【図１４】本発明の第５の実施の形態の説明図である。
【図１５】光サージの説明図である。
【図１６】本発明の第６の実施の形態の要部説明図である。
【図１７】本発明の第７の実施の形態の説明図である。
【図１８】本発明の第８の実施の形態の説明図である。
【図１９】ピークホールド回路を含む動作説明図である。
【図２０】本発明の第８の実施の形態の回路図である。
【図２１】光受信器の説明図である。
【図２２】従来例のＡＰＤバイアス回路の説明図である。
【図２３】ＡＰＤの光入力レベルと増倍率との説明図である。
【図２４】従来例の時定数関係の説明図である。
【図２５】最大受光レベルから光入力断の時の説明図である。
【図２６】光入力断から最大受光レベルの時の説明図である。
【符号の説明】
１ ＡＰＤ
２ 等化増幅器
３ バイアス制御回路
Ｒ１〜Ｒ３ 第１〜第３の抵抗
Ｃ２，Ｃ３ 第２，第３のコンデンサ
Claims (8)
- 光信号を入力するＡＰＤと、該ＡＰＤの出力信号を入力する等化増幅器とを含む光受信器のＡＰＤバイアス回路に於いて、
前記ＡＰＤと直列に第１，第２，第３の抵抗を接続してＡＰＤバイアス電圧を印加し、前記第１，第２の抵抗の接続点に、該接続点の電圧を一定に維持するように電流を分流させる時定数τ１のバイアス制御回路を接続し、
前記第２，第３の抵抗の接続点とアースとの間に第１のコンデンサを接続し、且つ前記第３の抵抗と前記ＡＰＤのカソードとの接続点とアースとの間に第２のコンデンサを接続し、
前記第２の抵抗と前記第１のコンデンサとによる時定数τ２及び前記第３の抵抗と前記第２のコンデンサとによる時定数τ３を、前記時定数τ１より小さく設定し、且つ前記時定数τ２を前記時定数τ３より大きく設定した
ことを特徴とするＡＰＤバイアス回路。 - 前記第２の抵抗と前記第１のコンデンサとによる時定数を、光入力断の時定数より大きく設定したことを特徴とする請求項１記載のＡＰＤバイアス回路。
- 前記第３の抵抗と前記第２のコンデンサとによる時定数を、光サージの立上り時定数より小さく設定したことを特徴とする請求項１又は２記載のＡＰＤバイアス回路。
- 前記ＡＰＤのカソードと直列に前記第１，第２，第３の抵抗と、第４の抵抗とを接続し、前記第２，第３の抵抗の接続点とアースとの間に前記第１のコンデンサを接続し、前記第４の抵抗と前記ＡＰＤのカソードとの接続点とアースとの間に第２のコンデンサを接続し、前記第４の抵抗と前記ＡＰＤのカソードとの接続点をベースに、前記第３，第４の抵抗の接続点をエミッタにそれぞれ接続し、コレクタをアースに接続したトランジスタを前記ＡＰＤの電流リミット回路とした構成を有することを特徴とする請求項１乃至３の何れか１項記載のＡＰＤバイアス回路。
- 前記ＡＰＤのカソードと直列に前記第１，第２，第３の抵抗を接続し、前記第２の抵抗と前記第３の抵抗との間にドレインとソースとを直列接続し、且つ前記第３の抵抗をゲート・ソース間に接続したディプレッション型電界効果トランジスタを前記ＡＰＤの電流リミット回路とした構成を有することを特徴とする請求項１乃至３の何れか１項記載のＡＰＤバイアス回路。
- 前記ＡＰＤのカソードと直列に前記第１，第２，第３の抵抗と、第４の抵抗を接続し、前記第４の抵抗の両端の電圧を検出する差電圧検出回路と、該差電圧検出回路の検出電圧と基準電圧とを比較する比較回路と、前記第３の抵抗と前記第４の抵抗との間に接続し、前記検出電圧が基準電圧を超えた時の前記比較回路の出力信号により、前記ＡＰＤに流れる電流を分流する電圧制御回路を含む電流リミット回路を設けたことを特徴とする請求項１乃至３の何れか１項記載のＡＰＤバイアス回路。
- 前記ＡＰＤに印加されるバイアス電圧の急峻な変化分を検出して増幅する増幅器と、該増幅器の出力信号によって前記バイアス電圧の急峻な立上り時に前記ＡＰＤに流れる電流を分流する電圧制御回路とを含む電流リミット回路を前記ＡＰＤのカソードに接続したことを特徴とする請求項１乃至３の何れか１項記載のＡＰＤバイアス回路。
- 前記増幅器と前記電圧制御回路との間にピークホールド回路を接続したことを特徴とする請求項７記載のＡＰＤバイアス回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04178299A JP3766950B2 (ja) | 1999-02-19 | 1999-02-19 | Ａｐｄバイアス回路 |
| US09/506,702 US6643472B1 (en) | 1999-02-19 | 2000-02-18 | APD bias circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04178299A JP3766950B2 (ja) | 1999-02-19 | 1999-02-19 | Ａｐｄバイアス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000244419A JP2000244419A (ja) | 2000-09-08 |
| JP3766950B2 true JP3766950B2 (ja) | 2006-04-19 |
Family
ID=12617945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04178299A Expired - Fee Related JP3766950B2 (ja) | 1999-02-19 | 1999-02-19 | Ａｐｄバイアス回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6643472B1 (ja) |
| JP (1) | JP3766950B2 (ja) |
Families Citing this family (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525305B2 (en) * | 2000-09-11 | 2003-02-25 | Perkinelmer Canada, Inc. | Large current watchdog circuit for a photodetector |
| US6975642B2 (en) | 2001-09-17 | 2005-12-13 | Finisar Corporation | Optoelectronic device capable of participating in in-band traffic |
| US7155133B2 (en) * | 2002-02-12 | 2006-12-26 | Finisar Corporation | Avalanche photodiode controller circuit for fiber optics transceiver |
| US6862302B2 (en) * | 2002-02-12 | 2005-03-01 | Finisar Corporation | Maintaining desirable performance of optical emitters over temperature variations |
| CN1192521C (zh) * | 2002-03-08 | 2005-03-09 | 华为技术有限公司 | 数字调节光接收模块及其调节方法 |
| US7561855B2 (en) | 2002-06-25 | 2009-07-14 | Finisar Corporation | Transceiver module and integrated circuit with clock and data recovery clock diplexing |
| US7486894B2 (en) | 2002-06-25 | 2009-02-03 | Finisar Corporation | Transceiver module and integrated circuit with dual eye openers |
| US7437079B1 (en) | 2002-06-25 | 2008-10-14 | Finisar Corporation | Automatic selection of data rate for optoelectronic devices |
| US7664401B2 (en) | 2002-06-25 | 2010-02-16 | Finisar Corporation | Apparatus, system and methods for modifying operating characteristics of optoelectronic devices |
| US7809275B2 (en) | 2002-06-25 | 2010-10-05 | Finisar Corporation | XFP transceiver with 8.5G CDR bypass |
| JP3920289B2 (ja) * | 2002-07-23 | 2007-05-30 | 富士通株式会社 | 光受信装置 |
| US7477847B2 (en) | 2002-09-13 | 2009-01-13 | Finisar Corporation | Optical and electrical channel feedback in optical transceiver module |
| US6970794B2 (en) * | 2002-09-19 | 2005-11-29 | Marvell International Ltd. | Semiconductor having reduced configuration pins and method thereof |
| US7512504B2 (en) * | 2002-09-19 | 2009-03-31 | Marvell World Trade Ltd. | Testing system using configurable integrated circuit |
| US6852966B1 (en) * | 2002-09-27 | 2005-02-08 | Finisar Corporation | Method and apparatus for compensating a photo-detector |
| US7230961B2 (en) | 2002-11-08 | 2007-06-12 | Finisar Corporation | Temperature and jitter compensation controller circuit and method for fiber optics device |
| US7317743B2 (en) * | 2002-11-08 | 2008-01-08 | Finisar Corporation | Temperature and jitter compensation controller circuit and method for fiber optics device |
| GB0307721D0 (en) * | 2003-04-03 | 2003-05-07 | Texas Instruments Ltd | Improvements in or relating to photodetection |
| US7426586B2 (en) * | 2003-12-15 | 2008-09-16 | Finisar Corporation | Configurable input/output terminals |
| US7630631B2 (en) * | 2004-04-14 | 2009-12-08 | Finisar Corporation | Out-of-band data communication between network transceivers |
| US8639122B2 (en) * | 2004-07-02 | 2014-01-28 | Finisar Corporation | Filtering digital diagnostics information in an optical transceiver prior to reporting to host |
| US7447438B2 (en) * | 2004-07-02 | 2008-11-04 | Finisar Corporation | Calibration of digital diagnostics information in an optical transceiver prior to reporting to host |
| JP2006041628A (ja) * | 2004-07-22 | 2006-02-09 | Sumitomo Electric Ind Ltd | 光受信回路 |
| JP4501612B2 (ja) * | 2004-09-15 | 2010-07-14 | 住友電気工業株式会社 | バイアス制御回路 |
| US7532820B2 (en) | 2004-10-29 | 2009-05-12 | Finisar Corporation | Systems and methods for providing diagnostic information using EDC transceivers |
| JP2007019119A (ja) * | 2005-07-06 | 2007-01-25 | Opnext Japan Inc | 光送受信モジュール |
| JP4773905B2 (ja) * | 2006-07-19 | 2011-09-14 | 日本オプネクスト株式会社 | Ａｐｄバイアス回路 |
| JP4679498B2 (ja) * | 2006-12-11 | 2011-04-27 | 富士通株式会社 | アバランシェフォトダイオードのバイアス制御回路 |
| WO2008099507A1 (ja) * | 2007-02-16 | 2008-08-21 | Fujitsu Limited | 光受信装置 |
| JP2008300726A (ja) * | 2007-06-01 | 2008-12-11 | Ntt Electornics Corp | 光受信装置 |
| JP2009260300A (ja) * | 2008-03-24 | 2009-11-05 | Fujitsu Ltd | Ａｐｄを用いた光受信装置およびａｐｄバイアス制御方法 |
| EP2313929A1 (en) * | 2008-08-20 | 2011-04-27 | Telefonaktiebolaget L M Ericsson (PUBL) | Avalanche photodiode circuits |
| KR101148335B1 (ko) * | 2009-07-23 | 2012-05-21 | 삼성전기주식회사 | 실리콘 반도체를 이용한 광전자 증배관 및 그 구조 셀 |
| EP2288053A1 (de) * | 2009-08-19 | 2011-02-23 | Mechaless Systems GmbH | Optischer Empfänger zum Empfangen von Licht |
| DE102010012433B4 (de) | 2010-03-23 | 2013-01-24 | Northrop Grumman Litef Gmbh | Verstärkerschaltung und Verfahren zur Konditionierung eines Ausgangsstromsignals eines Detektorelements |
| JP5421313B2 (ja) * | 2011-03-09 | 2014-02-19 | 日本電信電話株式会社 | 光電変換増幅装置 |
| US8878433B1 (en) | 2012-09-14 | 2014-11-04 | The United States Of America As Represented By The Secretary Of The Air Force | High efficiency, low voltage, low L-band, mega-watt class magnetron |
| US9203356B2 (en) * | 2012-10-21 | 2015-12-01 | Apple Inc. | Overload protection for amplifier of photodiode signal |
| CN104995835B (zh) * | 2013-02-19 | 2017-12-05 | 三菱电机株式会社 | 突发光接收器、突发光接收器的雪崩光电二极管的偏置电压控制方法 |
| JP6191348B2 (ja) | 2013-09-10 | 2017-09-06 | 富士通株式会社 | 光受信モジュール |
| JP6528587B2 (ja) * | 2015-08-05 | 2019-06-12 | 三菱電機株式会社 | 光モジュール |
| CN106533552B (zh) * | 2016-10-27 | 2019-03-19 | 武汉光迅科技股份有限公司 | 一种光放大器突发模式下的光功率和增益探测装置和方法 |
| CN112219330A (zh) * | 2018-12-07 | 2021-01-12 | 深圳市大疆创新科技有限公司 | 一种激光接收电路及测距装置、移动平台 |
| US11029205B2 (en) * | 2019-07-16 | 2021-06-08 | Intel Corporation | Integrated circuit comprising multiple channels with integrated bypass capacitors and photodiodes |
| JP7383980B2 (ja) * | 2019-10-24 | 2023-11-21 | 住友電気工業株式会社 | 光受信器 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3905547A1 (de) * | 1989-02-23 | 1990-09-06 | Standard Elektrik Lorenz Ag | Eingangsstufe fuer einen optischen breitbandempfaenger |
| US5347388A (en) * | 1989-12-01 | 1994-09-13 | Scientific-Atlanta, Inc. | Push-pull optical receiver having gain control |
| JP2600480B2 (ja) * | 1990-11-15 | 1997-04-16 | 日本電気株式会社 | 受光回路 |
| JP3058922B2 (ja) * | 1990-12-26 | 2000-07-04 | 株式会社東芝 | 広ダイナミックレンジ光受信器 |
| US5194979A (en) * | 1991-06-07 | 1993-03-16 | Gte Laboratories Incorporated | Wideband optical amplifier-receiver system |
| US5532474A (en) * | 1993-12-17 | 1996-07-02 | Eg&G Limited | Active quench circuit and reset circuit for avalanche photodiode |
| JPH07245540A (ja) * | 1994-01-12 | 1995-09-19 | Fujitsu Ltd | 光ディジタル通信用の光受信装置 |
| JPH10200342A (ja) * | 1997-01-07 | 1998-07-31 | Nec Corp | バイアス電圧供給回路 |
| US6052190A (en) * | 1997-09-09 | 2000-04-18 | Utoptics, Inc. | Highly accurate three-dimensional surface digitizing system and methods |
| US5953109A (en) * | 1997-12-08 | 1999-09-14 | Asia Optical Co., Inc. | Method and apparatus for improving the accuracy of laser range finding |
-
1999
- 1999-02-19 JP JP04178299A patent/JP3766950B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-18 US US09/506,702 patent/US6643472B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6643472B1 (en) | 2003-11-04 |
| JP2000244419A (ja) | 2000-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3766950B2 (ja) | Ａｐｄバイアス回路 | |
| JP2503837B2 (ja) | ディジタル光受信回路とディジタル光受信回路におけるプリアンプ回路 | |
| US6788152B2 (en) | Amplification circuit and optical communication apparatus provided with the amplification circuit | |
| US7573299B2 (en) | Semiconductor integrated circuit including output circuit | |
| JP4896547B2 (ja) | 電力信号の調節を実行する信号増幅回路を備えるトランスインピーダンスアンプ | |
| US5844445A (en) | Feedback type pre-amplifier | |
| US8841972B2 (en) | Electronic device, fiber-optic communication system comprising the electronic device and method of operating the electronic device | |
| EP0191784B1 (en) | Optical receiver circuit | |
| US4724315A (en) | Optical receiver | |
| KR102307585B1 (ko) | 선형 버스트 모드 트랜스임피던스 증폭기에서의 폐루프 자동 이득 제어 | |
| US10355655B2 (en) | Transimpedance amplifier (TIA) circuit having reduced power consumption, improved linearization and reduced peaking | |
| JPH06310937A (ja) | ディジタル受信器の自動オフセット制御回路 | |
| JP4503624B2 (ja) | 電子回路 | |
| US6879217B2 (en) | Triode region MOSFET current source to bias a transimpedance amplifier | |
| JP5161252B2 (ja) | 増幅回路 | |
| US5065456A (en) | Method and apparatus for enhancing the enable response of a laser diode used in an optical communication system | |
| US10027286B2 (en) | Systems and methods to control transimpedance amplifier | |
| JPWO2005055416A1 (ja) | 光受信用前置増幅器 | |
| US6798282B1 (en) | Method and system for transimpedance amplifiers with high current input while maintaining high transimpedance gain and bandwidth | |
| SE467131B (sv) | Ingaangssteg foer optomottagare | |
| US8195107B2 (en) | Signal transmission system and signal transmission method thereof | |
| US7808759B2 (en) | Methods and apparatuses for performing common mode pulse compensation in an opto-isolator | |
| US20040240892A1 (en) | Method and apparatus for detecting interruption of an input signal | |
| JPS6318891B2 (ja) | ||
| JPH05110346A (ja) | 光受信器用前置増幅器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050922 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051004 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051205 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060110 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060119 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140210 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |