KR20060104913A

KR20060104913A - 반도체 기억 장치

Info

Publication number: KR20060104913A
Application number: KR1020060027532A
Authority: KR
Inventors: 미쯔아끼 혼마; 노보루 시바따
Original assignee: 가부시끼가이샤 도시바
Priority date: 2005-03-28
Filing date: 2006-03-27
Publication date: 2006-10-09
Also published as: US20080198659A1; JP2006277786A; US7551485B2; US20060227602A1; JP4660243B2; US7362623B2; KR100779281B1

Abstract

본 발명은 칩 내에서 효율적으로 에러 비트 검출을 행하는 것을 가능하게 한 반도체 기억 장치를 제공한다. 반도체 기억 장치는, 복수의 메모리 셀이 배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 데이터 판독을 행하기 위한 센스 앰프 회로를 구비하고, 상기 센스 앰프 회로 내에서, 상기 메모리 셀 어레이의 판독 데이터와 외부로부터 공급된 기대값 데이터 사이에서 배타적 논리합 연산 처리가 행해진다.

제어 전압 발생 회로, 워드선 제어 회로, 메모리셀 어레이, 컬럼 디코더, 어드레스 레지스터, 카운터, 입출력 버퍼, 로우 디코더

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

도 1은 본 발명의 일 실시예에 따른 플래시 메모리의 기능 블록을 도시하는 도면.

도 2는 동일 플래시 메모리의 메모리 셀 어레이의 구성을 도시하는 도면.

도 3은 공유 센스 앰프 방식의 메모리 셀 어레이와 센스 앰프 회로를 도시하는 도면.

도 4는 동일 플래시 메모리의 센스 유닛 구성을 도시하는 도면.

도 5는 4치 기억 방식의 데이터 비트 할당예와 기입법을 도시하는 도면.

도 6은 8치 기억 방식의 데이터 비트 할당예와 기입법을 도시하는 도면.

도 7은 센스 유닛 내에서의 배타적 논리합 연산을 설명하기 위한 데이터 천이를 도시하는 도면.

도 8은 에러 비트 검출의 동작 플로우를 도시하는 도면.

도 9는 에러 비트 검출의 다른 동작 플로우를 도시하는 도면.

도 10은 다른 실시예를 설명하기 위한 메모리 셀 어레이의 데이터 영역을 도시하는 도면.

도 11은 다른 실시예에 이용되는 기대값 데이터를 유지하는 데이터 레지스터와 센스 앰프 회로의 관계를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 메모리 셀 어레이

2 : 워드선 제어 회로

3 : 비트선 제어 회로(센스 앰프 회로)

4 : 컬럼 디코더

5 : 입출력 버퍼

6 : 어드레스 레지스터

7 : 제어 신호 발생 회로

8 : 제어 전압 발생 회로

9 : 카운터

10 : 비교 회로

11 : 데이터 버스

SAUi : 센스 유닛

21 : 데이터 일시 기억 회로

22, 23 : 데이터 래치

24, 25 : 재기입 회로

26 : 검증 체크 회로

27 : 비트선 선택 회로.

[특허 문헌 1] 일본 특개 2001-93288호 공보

[특허 문헌 2] 일본 특개 2002-251884호 공보

본 발명은, 반도체 기억 장치에 관한 것으로, 특히 전기적 재기입이 가능한 불휘발성 메모리 셀을 이용하여 구성되는 불휘발성 반도체 기억 장치(EEPROM)에 관한 것이다.

EEPROM의 하나로서, NAND형 플래시 메모리가 알려져 있다. NAND형 플래시 메모리에서는, 복수의 메모리 셀이 직렬 접속된, 단위 셀 면적이 작은 NAND 셀 유닛을 이용하여 메모리 셀 어레이가 구성된다. 따라서, NOR형 플래시 메모리와 비교하여, 큰 기억 용량을 실현하는 것이 용이하다.

최근, 더욱 대용량의 플래시 메모리를 실현하기 위해, 하나의 메모리 셀이 다비트 기억을 행하는 다치 기억 방식이 여러 가지 제안되고 있다(예를 들면, 특허 문헌 1 참조).

또한, 플래시 메모리의 데이터의 신뢰성을 보증하기 위해, ECC 회로를 조합하는 기술도 제안되고 있다(예를 들면, 특허 문헌 2 참조).

그런데, 4치 기억 방식의 플래시 메모리에서는, 4개의 임계값 전압 분포를 설정하게 되기 때문에, 2치 기억인 경우에 비하여, 임계값 전압 분포간의 차, 따라서 데이터 마진이 작아진다. 8치, 16치 기억을 실현하려고 하면, 데이터 마진은 더욱 작아진다.

데이터 마진이 작아지면, 그만큼 기입 에러가 많아질 가능성이 있다. 따라서, 다치 기억 방식의 플래시 메모리에 ECC 회로를 적용하는 경우에, 일반적으로 이용되고 있는 소수의 비트 에러 대응의 ECC 회로로는 대응할 수 없게 될 가능성이 있다.

본 발명은, 칩 내에서 효율적으로 에러 비트 검출을 행하는 것을 가능하게 한 반도체 기억 장치를 제공하는 것을 목적으로 한다.

본 발명의 일 양태에 따른 반도체 기억 장치는,

복수의 메모리 셀이 배열된 메모리 셀 어레이와,

상기 메모리 셀 어레이의 데이터 판독을 행하기 위한 센스 앰프 회로를 구비하고,

상기 센스 앰프 회로 내에서, 상기 메모리 셀 어레이의 판독 데이터와 외부로부터 공급된 기대값 데이터 사이에서 배타적 논리합 연산 처리가 행해진다.

<실시예>

이하, 도면을 참조하여, 본 발명의 실시예를 설명한다.

도 1은, 일 실시예에 따른 NAND형 플래시 메모리의 메모리 칩의 기능 블록 구성을 나타내고 있다. 메모리 셀 어레이(1)는, 도 2에 도시하는 바와 같이, NAND 셀 유닛 NU를 배열하여 구성된다. 각 NAND 셀 유닛 NU는, 복수개(도 2의 경우, 32개)의 전기적 재기입이 가능한 불휘발성 메모리 셀 MC0-MC31과, 그 양단을 각각 비 트선 BL과 소스선 CELSRC에 접속하기 위한 선택 게이트 트랜지스터 S1, S2를 갖는다.

메모리 셀 MC0-MC31의 제어 게이트는 각각 서로 다른 워드선 WL0-WL31에 접속된다. 선택 게이트 트랜지스터 S1, S2의 게이트는, 워드선과 병행하는 선택 게이트선 SGD, SGS에 접속된다.

워드선을 공유하는 NAND 셀 유닛의 집합은, 데이터 소거의 단위로 되는 블록 BLK를 구성한다. 도 2에 도시하는 바와 같이, 통상 비트선의 방향에 복수의 블록 BLK0, BLK1, …이 배열된다.

워드선 제어 회로(2)는, 메모리 셀 어레이(1)의 워드선 선택 및 구동을 행하는 로우 디코더 및 워드선 구동 회로를 포함한다. 비트선 제어 회로(3)는, 메모리 셀 어레이(1)의 비트선에 접속되어 데이터 판독을 행하는 기능 및 판독 데이터나 기입 데이터를 유지하는 데이터 래치 기능을 갖는 센스 앰프 회로이다. 컬럼 디코더(4)는 메모리 셀 어레이(1)의 비트선 선택을 행한다.

데이터 판독 시, 센스 앰프 회로(3)에 판독된 데이터는, 데이터 버스(11)를 통하여, I/O 버퍼(5)를 통하여 외부 입출력 단자 I/O에 출력된다. 데이터 기입 시, 외부 컨트롤러로부터 입출력 단자 I/O에 공급되는 기입 데이터는, I/O 버퍼(5)를 통하여, 데이터 버스(11)를 통하여 센스 앰프 회로(3)에 로드된다.

입출력 단자 I/O로부터 버퍼(5)를 통하여 공급되는 커맨드 "Com"은 제어 신호 발생 회로(내부 컨트롤러)(7)에서 디코드된다. 컨트롤러(7)에는, 칩 인에이블 신호 /CE, 기입 인에이블 신호 /WE, 판독 인에이블 신호 /RE, 어드레스 래치 인에 이블 신호 ALE, 커맨드 래치 인에이블 신호 CLE 등의 외부 제어 신호가 공급된다. 내부 컨트롤러(7)는, 동작 모드에 따라서 공급되는 외부 제어 신호 및 커맨드에 기초하여, 데이터 기입 및 소거의 시퀀스 제어, 및 데이터 판독의 제어를 행한다.

입력 단자 I/O로부터 버퍼(5)를 통하여 공급되는 어드레스 "Add"는 어드레스 레지스터(6)를 통하여 워드선 제어 회로(2) 및 컬럼 디코더(4)에 전송된다.

동작 모드에 따라서, 전원 전압보다 높은 여러 가지의 고전압을 발생하기 위해, 제어 전압 발생 회로(8)가 설치되어 있다. 제어 전압 발생 회로(8)는 컨트롤러(7)에 의해 제어된다.

후에 설명하는 바와 같이, 이 실시예에서는, 칩 내부에서 페이지마다의 기입 에러 비트를 검출하는 것을 가능하게 하고 있다. 그 때문에, 비트선 제어 회로(3)는, 판독 데이터와 외부로부터 공급된 기대값 데이터 사이에서 배타적 논리합 연산 처리를 행하는 것을 가능하게 하고 있다. 그 연산 결과 데이터에 기초하여 에러 비트수를 카운트하기 위해, 제어 회로(7)로부터의 제어 클럭으로 동작하는 카운터(9)가 설치되어 있다.

또한, 이 카운터(9)의 카운트값(에러 비트수)을, 외부로부터 공급하는 허용값 데이터와 비교하는 비교 회로(10)가 준비되어 있다. 비교 회로(10)는, 에러 비트수가 허용값 이하인지의 여부를 판정하여, 그 판정 결과를 외부 출력한다.

도 2에 도시한 메모리 셀 어레이 구성에서는, 비트선 제어 회로(즉 센스 앰프 회로)(3)는, 비트선마다 배치된 다수의 센스 유닛 SAUi를 갖는다. 이 경우, 2치 기억 방식에서는, 1 워드선을 따라 배열되는 메모리 셀의 집합이, 데이터 판독 및 기입의 단위로 되는 1 페이지로 된다. 1 메모리 셀이 2 비트를 기억하는 4치 기억 방식인 경우에는, 1 워드선을 따라 배열되는 메모리 셀의 집합은, 2 페이지로 된다.

그러나, 셀이 미세화된 실제의 NAND형 플래시 메모리에서는, 도 2에 도시하는 바와 같이, 비트선마다 센스 유닛 SAUi를 배치하는 것은 곤란하게 되고, 또한 배치할 수 있었다고 해도 인접 비트선간의 노이즈의 영향이 커진다. 그 때문에, 통상은, 도 3에 도시하는 바와 같이, 인접하는 짝수번 비트선 BLe와 홀수번 비트선 BLo가 하나의 센스 유닛 SAU를 공유하는, 공유 센스 앰프 방식이 이용된다. 이 공유 센스 앰프 방식에서는, 각 센스 유닛 SAUi와 대응하는 짝수/홀수 비트선 BLe/BLo 사이에 비트선 선택 트랜지스터 Qe, Qo가 배치되고, 짝수/홀수 비트선 BLe/BLo 중 어느 한쪽이 센스 유닛 SAUi에 접속되고, 다른 쪽은 실드선으로서 이용된다.

이 공유 센스 앰프 방식을 채용한 경우에는, 1 워드선 WLi와 전체 짝수번 비트선 BLe에 의해 선택되는 메모리 셀의 집합이 하나의 섹터를 구성하고, 동일 워드선 WLi와 전체 홀수번 비트선 BLo에 의해 선택되는 메모리 셀의 집합이 다른 섹터를 구성한다. 그리고, 2치 기억 방식인 경우에는, 1 섹터가 판독 및 기입 단위인 1 페이지로 되고, 4치 기억 방식인 경우에는, 1 섹터가 2 페이지로 된다.

도 4는 센스 앰프 회로(3) 내의 하나의 센스 유닛 SAUi의 구체적인 구성을 나타내고 있다. 노드 TDC는, 비트선 전압을 센스하기 위한 센스 노드임과 함께, 데이터를 일시 기억하는 데이터 기억 노드이기도 하다. 즉, 노드 TDC는, 이것에 접속된 전하 유지용 캐패시터 C1 및 부스트용 캐패시터 C2와 함께, 데이터 일시 기억 회로(21)를 구성하고 있다.

노드 TDC는, 클램프용 NMOS 트랜지스터 Q1을 통하여 비트선에 접속된다. 도 3에 도시하는 공유 센스 앰프 방식의 경우, 클램프용 트랜지스터 Q1과 비트선 BLe, BLo 사이에 비트선 선택 회로(27)가 배치되고, 트랜지스터 Q1은, 비트선 BLe, BLo의 한쪽에 접속되게 된다. 비트선 선택 회로(27)는, 선택 트랜지스터 Qe, Qe와, 비선택 비트선에 소정의 바이어스 BLCRL을 부여하기 위한 바이어스용 트랜지스터 Qbe, Qbo를 갖는다.

클램프용 트랜지스터 Q1은, 판독 시 비트선 전압을 클램프하여, 노드 TDC에 전송하는 기능을 한다. 노드 TDC에는, 비트선 및 이 노드 TDC를 프리차지하기 위한 프리차지용 NMOS 트랜지스터 Q2가 접속되어 있다.

노드 TDC는, 전송용 NMOS 트랜지스터 Q3, Q4를 통하여 각각 데이터 래치(22, 23)의 데이터 기억 노드 PDC, SDC에 접속되어 있다. 데이터 래치(22)는, 판독 데이터 및 기입 데이터를 유지하는 데이터 기억 회로이다. 데이터 래치(23)는, 데이터 래치(22)와 데이터선 DQ, DQn 사이에 배치되어, 기입 데이터나 판독 데이터를 일시 유지하기 위해 이용되는 데이터 캐쉬이다.

따라서, 데이터 래치(23)의 노드는, 컬럼 선택 신호 CSLi에 의해 구동되는 선택 게이트 트랜지스터 Q21, Q22를 통하여, 데이터 버스(11)의 데이터선쌍 DQ, DQn에 접속되어 있다.

다치 기억을 행하는 경우에는, 실제로 기입을 행하고 있는 페이지의 기입 검 증 제어를 위해, 이미 기입되어 있는 페이지나 나중에 기입될 페이지의 데이터를 참조하는 것이 필요하게 된다. 이 때문에, 기입 시에는 예를 들면, 데이터 래치(22)에 실제로 기입을 행하는 페이지의 데이터를 유지하고, 데이터 래치(23)에 참조 페이지 데이터를 유지한다고 하는 동작이 행해진다.

데이터 기입은, 소정의 임계값 분포를 얻기 위해서, 기입 전압 인가와 기입 검증의 반복에 의해 행해진다. 기입 검증은 비트마다 행해지고, 이 검증 결과에 의해서 다음의 사이클의 기입 데이터를 결정할 필요가 있다.

드레인에 전압 VPRE가 공급되는 NMOS 트랜지스터 Q5의 게이트는, 기입 시에 데이터 래치(22)의 노드 PDC가 유지하는 기입 데이터를 일시 대피시켜 유지하기 위한 데이터 기억 노드 DDCA로 된다. 데이터 래치(22)의 노드 PDC의 데이터는 전송용 NMOS 트랜지스터 Q6을 통하여 데이터 기억 노드 DDCA에 전송된다. 전압 VPRE는, 선택적으로 Vdd 또는 Vss로 된다.

NMOS 트랜지스터 Q5와 데이터 기억 노드 TDC 사이에 개재시킨 NMOS 트랜지스터 Q7에 의해, 데이터 기억 노드 TDC의 데이터를, 데이터 기억 노드 DDCA의 데이터에 따라서 설정하는 것이 가능하게 된다. 즉, 이 NMOS 트랜지스터 Q5, Q7에 의해, 기입 시에 다음 사이클의 기입 데이터를 기억 노드 TDC에 재기입하기 위한 재기입 회로(24)가 구성되어 있다. 이 재기입 회로(24)는, 드레인 전압 VPRE를 선택함으로써, 노드 TDC와 DDCA 사이에서 데이터의 가감산을 행하는 기능을 갖는다.

이 실시예에서는, 재기입 회로(24)와 병설되어, 데이터 래치(22)의 노드 PDC가 유지하는 기입 데이터를 전송하여 일시 유지하고, 데이터 기억 노드 TDC에 재기 입하기 위해서 동작이 가능한 또 하나의 재기입 회로(25)를 갖는다. 드레인에 전압 VPRE가 공급되는 NMOS 트랜지스터 Q8의 게이트가 데이터 기억 노드 DDCB이다. 데이터 래치(22)의 노드 PDC의 데이터는 전송용 NMOS 트랜지스터 Q9를 통하여 데이터 기억 노드 DDCB에 전송할 수 있다. 트랜지스터 Q8의 소스와 노드 TDC 사이에는, 전송용 NMOS 트랜지스터 Q10을 개재시키고 있다.

통상의 기입 제어에는, 데이터 재기입 회로(24, 25)의 한쪽이 있으면 된다. 이 실시예에서 2계통의 재기입 회로(24, 25)를 병설하고 있는 것은, 에러 검출을 위한 테스트 모드에서 에러 검출의 연산 처리에 이용하기 위해서이다. 나중에 설명하는 바와 같이, 이 실시예의 테스트 모드에서는, 1 페이지분의 센스 유닛 내에서의 데이터 전송을 이용함으로써, 셀 어레이로부터의 1 페이지분의 판독 데이터와, 외부로부터 공급되는 기대값 데이터 사이의 배타적 논리합 연산에 의한 일괄 비교에 의한 에러 비트 검출을 행한다.

데이터 래치(22)에는, 검증 체크 회로(26)가 접속되어 있다. 데이터 래치(22)의 하나의 노드에 게이트가 접속된 NMOS 트랜지스터 Q11이 체크용 트랜지스터이고, 그의 소스는 체크 신호 CHK1에 의해 제어되는 NMOS 트랜지스터 Q12를 통하여 접지되고, 드레인은 병설된 전송용 NMOS 트랜지스터 Q13, Q14를 통하여 공통 신호선 COMi에 접속되어 있다. NMOS 트랜지스터 Q13, Q14는 각각, 체크 신호 CHK2 및 노드 TDC에 의해 게이트가 제어된다.

데이터 기입 시, 검증 판독 후에 1 페이지분의 센스 유닛 내에서 이 검증 체크 회로(26)가 온으로 된다. 임의의 센스 유닛에서 기입이 완료되지 않았으면, 검 증 체크 회로(26)는, 미리 "H"로 충전된 공통 신호선 COMi를 방전시킨다. 1 페이지분의 데이터 래치(22)가 올 "1"상태로 되면, 공통 신호선 COMi가 방전되지 않고 "H"를 유지하고, 이것이 기입 완료를 나타내는 패스 플래그로 된다.

이 실시예의 NAND형 플래시 메모리는, 2치 기억도 가능하지만, 바람직하게는 다치 기억을 행한다. 예를 들면, 도 5는 4치 기억 방식에서의 데이터 비트 할당예와 그 기입법을 나타내고 있다.

4치 기억인 경우, 1 메모리 셀이 2 비트 데이터를 기억한다. 제1 페이지(하위 페이지) 데이터를 "y", 제2 페이지(상위 페이지) 데이터를 "x"로 하고, 4치 데이터를 (xy)로 나타내는 것으로 하여, 도 5의 예에서는, 셀의 임계값 전압 Vt가 낮은 쪽부터 순서대로, 데이터 (11), (10), (00), (01)과 같이 데이터 비트가 할당되어 있다.

데이터 (11)는, 임계값 전압이 마이너스인 최하위 레벨로서, 소거 상태이다. 데이터 소거는, 선택 블록 내의 전체 워드선을 Vss로 하고, 셀 어레이가 형성된 p형 웰에 소거 전압 Vera를 공급함으로써 행해진다. 이에 의해, 선택 블록 내의 전체 메모리 셀에 있어서 부유 게이트의 전자가 방출되어, 소거 상태가 얻어진다.

데이터 기입은, 다치 기억인 경우나 2치 기억인 경우에도 기본적으로 "0", "1" 기입의 반복에 의해 행해진다. 여기서, "0" 기입이라는 것은, 센스 유닛이 유지하는 기입 데이터에 의해 비트선을 통하여 선택 셀의 채널을 Vss로 설정하고, 이 상태에서 워드선에 기입 전압 Vpgm을 공급함으로써,, 부유 게이트에 전자를 주입하는 동작으로서 행해진다. 이 "0" 기입 동작에 의해, 셀의 임계값 전압이 상승 한다.

"1" 기입의 셀에서는, 채널이 Vdd-Vt의 플로팅 상태로 설정된다. 이에 의해, 기입 전압 Vpgm의 인가에 의해 셀 채널이 전위 상승하여 플로팅 게이트로의 전자 주입은 발생하지 않는다. 따라서, 원래의 임계값 전압 상태를 유지한다.

4치 기억인 경우에는, 도 5에 도시하는 바와 같이, 제1 페이지 및 제2 페이지의 기입이 필요하다. 제1 페이지 기입에서는, 소거 상태의 데이터 (11)의 셀을 선택적으로 임계값 전압을 상승시켜 데이터 (10)를 얻는다. 제2 페이지 기입에서는, 데이터 (11)의 셀을 선택적으로 데이터 (01)까지 임계값 상승시키고, 또한 데이터 (10)의 셀을 선택적으로 데이터 (00)까지 임계값 상승시킨다.

기입되는 데이터 (10), (00), (01)의 임계값 분포를 결정하는 것은, 이들의 임계값 분포의 하한값으로 설정된 검증 판독 전압 VR1, VR2, VR3이다. 즉, 워드선에 이들의 검증 판독 전압을 공급한 판독 동작으로, 각각 "0" 기입이 충분히 행해졌는지의 여부를 판단할 수 있다. 제2 페이지 기입의 검증 판독에는, VR2를 이용한 검증 스텝과 VR3을 이용한 검증 스텝을 필요로 한다.

데이터 판독은, 데이터 (10)과 (00)의 임계값 전압 분포 사이에 설정된 판독 전압 R2를 이용하여, 제2 페이지 데이터를 판별할 수 있다. 또한, 데이터 (11)과 (10) 사이, 데이터 (00)과 (01) 사이에 설정된 판독 전압 R1, R3을 이용한 판독 동작으로, 제2 페이지 데이터가 "0", "1"인 데이터 각각의 제1 페이지 데이터를 판별할 수 있다.

도 6은, 8치 기억인 경우의 데이터 비트 할당예와 기입법을 나타내고 있다. 상세 설명은 생략하지만, 8치 데이터는, 3 페이지 데이터에 의해 표시된다. 도 6의 예에서의 기입 방법은, 도 5의 4치 기억인 경우의 기입 방법을 확장한 것이다.

제1 페이지 기입으로, 소거 상태의 데이터 (111)의 셀을 선택적으로 데이터 (110)의 임계값으로 상승시킨다. 제2 페이지 기입에서는, 데이터 (111), (110)의 셀에 각각 선택적으로 데이터 (100), (101)을 기입한다. 또한, 제3 페이지 기입에서는, 데이터 (111), (110), (100), (101)의 셀에 각각 선택적으로 데이터 (001), (000), (010), (011)을 기입한다. 각각의 페이지 기입으로, 임계값 전압 분포의 하한값으로 설정된 검증 판독 전압 VR1-VR7을 이용한다.

데이터 판독은, 데이터 (101)과 (001) 사이에 설정된 판독 전압 R4를 이용하여, 제3 페이지가 판독된다. 데이터 (110)과 (100) 사이, (000)과 (010) 사이에 설정된 판독 전압 R2, R6을 이용하여 각각 제2 페이지가 판독된다. 데이터 (111)과 (100) 사이, (100)과 (101) 사이, (001)과 (000) 사이, (010)과 (011) 사이에 각각 설정된 판독 전압 R1, R3, R5, R7을 이용하여 각각 제1 페이지가 판독된다.

다음으로, 이 실시예에서의 에러 검출의 테스트 모드 동작을, 도 4의 센스 유닛 SAUi에 의거하여 설명한다. 이하의 에러 검출 동작에 관해서는, 센스 유닛 SAUi 내의 데이터 기억 노드 PDC, SDC, TDC, DDCA, DDCB의 "H", "L" 레벨을 각각 데이터 "1", "0"으로 한다.

에러 검출에는, 셀 어레이(1)로부터 데이터 래치(22)에 판독된 1 페이지 데이터와, 외부로부터 공급되어 데이터 래치(23)에 로드된 기대값 데이터 사이에서, 배타적 논리합 연산을 행한다. 도 7은, 판독 데이터와 기대값 데이터의 있을 수 있는 4개의 조합에 대한 연산 과정에서의 각 데이터 기억 노드의 데이터 천이를, 각 데이터 기억 노드에 도시한 4비트 데이터로 나타내고 있다.

최상단의 초기 상태 a1에서는, 노드 PDC의 판독 데이터와, 노드 SDC의 기대값 데이터의 다음의 4개의 조합을 병렬로 나타내고 있다. 즉, 판독 데이터가 "0"이고, 기대값 데이터가 "0"인 경우(PDC, SDC의 제1 비트), 판독 데이터가 "1"이고 기대값 데이터가 "0"인 경우(PDC, SDC의 제2 비트), 판독 데이터가 "0"이고, 기대값 데이터가 "1"인 경우(PDC, SDC의 제3 비트) 및 판독 데이터가 "1"이고, 기대값 데이터가 "1"인 경우(PDC, SDC의 제4 비트)이다.

상태 a1에서는, 노드 PDC에 표시된 4 비트의 판독 데이터 중, 제1 및 제4 비트는 노드 SDC의 기대값 데이터와 동일한 논리로, 제2 비트 및 제3 비트가 기대값과 상이한 에러 비트인 것을 나타내고 있다.

에러 검출을 위해 배타적 논리합 연산은, (SDC-PDC)+(PDC-SDC)인 연산이고, 이것은 컨트롤러(7)에 의해 제어되는 데이터 노드 PDC, SDC, TDC, DDCA, DDCB 사이의 데이터 전송을 이용하여 다음과 같이 실현된다.

우선, 데이터 래치(23)의 노드 SDC의 기대값 데이터가 노드 TDC에 전송되고(상태 a2), 데이터 래치(22)의 노드 PDC의 판독 데이터가 데이터 기억 회로(24)의 노드 DDCA에 전송 유지된다(상태 a3). 이들의 데이터 전송의 순서는 문제삼지 않으며, 동시이어도 된다. 다음으로, 노드 TDC에 전송된 데이터는 또 데이터 래치(22)의 노드 PDC에 전송되어, 유지된다(상태 a4).

이 상태에서, 재기입 회로(24)의 전송용 트랜지스터 Q7이 게이트 REGA에 "H" 레벨 신호가 공급되어 온으로 된다. 이 때, 메모리 트랜지스터 Q5의 드레인의 전압은, VRPE=Vss이다. 이에 의해, 노드 DDCA가 데이터 "1"이면, 노드 TDC는 방전되고, 노드 DDCA가 데이터 "0"이면, 노드 TDC는 그 현상을 유지한다(상태 a5).

이것은, 재기입 회로(24)에 의해서, TDC-DDCA인 감산이 행해져, 그 제1 감산 결과가 노드 TDC에 생성된 것을 의미한다. 이 감산은, [기대값 데이터]-[판독 데이터]에 상당한다.

다음으로, 데이터 래치(22)의 노드 PDC의 기대값 데이터가 데이터 기억 회로(25)의 노드 DDAB에 전송 유지된다(상태 a6). 그리고, 노드 TDC의 제1 감산 결과 데이터가 빈 데이터 래치(22)의 노드 PDC에 전송 유지된다(상태 a7). 또한, 재기입 회로(24)의 노드 DDCA에 유지되어 있던 판독 데이터가, 트랜지스터 Q5의 드레인에 VPRE=Vdd+α를 공급하고 또한 트랜지스터 Q7의 게이트 REGA에 "H" 레벨 신호를 공급함으로써, 노드 TDC에 전송된다(상태 a8).

이 상태에서, 재기입 회로(25)의 전송용 트랜지스터 Q8이, 게이트 REGB에 "H" 레벨 신호가 공급되어 온으로 된다. 이 때, 트랜지스터 Q8의 드레인의 전압은, VRPE=Vss이다. 이에 의해, 노드 DDCB가 데이터 "1"이면, 노드 TDC는 방전되고, 노드 DDCB가 데이터 "0"이면, 노드 TDC는 그 현상을 유지한다(상태 a9).

이것은, 재기입 회로(25)에 의해 TDC-DDCB인 감산이 행해져, 그 제2 감산 결과가 노드 TDC에 얻어진 것을 의미한다. 이 연산은, [판독 데이터]-[기대값 데이터]에 상당한다.

다음으로, 데이터 래치(22)의 노드 PDC가 유지하는 제1 중간 결과 데이터가, 데이터 기억 회로(24)의 노드 DDCA에 전송 유지된다(상태 a10). 그리고, 트랜지스터 Q5의 드레인에 VPRE=Vdd+α가 공급된 상태에서, 데이터 기억 회로(24)와 노드 TDC 사이의 전송 트랜지스터 Q7이, 그 게이트 REGA에 "H" 레벨 제어 신호를 공급함으로써 온으로 된다.

이에 의해, 노드 DDCA가 데이터 "1"이면, 노드 TDC는 "H" 레벨(="1")로 충전되고, 노드 DDCA가 데이터 "0"이면, 노드 TDC는 현상 데이터를 유지한다(상태 a11). 이것은, 재기입 회로(24)에 의한 TDC+DDCA인 가산이 행해지고, 그 결과, 즉 제1 감산 결과와 제2 감산 결과의 합이 노드 TDC에 얻어진 것을 의미한다.

이상에 의해, 노드 TDC에는, 테스트 모드 초기에 데이터 래치(22)의 노드 PDC에 판독된 데이터와, 데이터 래치(23)의 노드 SDC에 로드된 기대값 데이터의 배타적 논리합 연산의 결과가 얻어지게 된다. 노드 TDC에 얻어진 연산 결과 데이터는, 데이터 래치(23)의 노드 SDC에 전송 유지된다(상태 a12).

각 센스 유닛 SAUi의 연산 결과 데이터는, "0"이 판독 데이터와 기대값 데이터가 일치한 정상 비트로, "1"이 에러 비트인 것을 나타내고 있다. 이상의 데이터 전송에 의한 연산 처리는, 1 페이지분의 센스 유닛에서 동시에 행할 수 있고, 1 페이지의 판독 데이터의 에러 비트를 단시간에 검출할 수 있다.

이 실시예의 경우, 데이터 래치(23)의 노드 SDC에 얻어진 최종 연산 결과의 1 페이지분의 데이터를 판독하여, 카운터(9)에 넣음으로써, 데이터 "1"의 수를 에러 비트수로서 검출할 수 있다. 또한, 칩 외부로부터 에러 비트수의 허용값 데이터가 입력되고, 비교 회로(10)에 있어서 카운터(9)에 얻어진 에러 비트수와 허용 데이터가 비교된다. 그 비교 결과는 칩 외부에 출력된다. 이것에 의해, 외부 컨트롤러는, 1 페이지 내의 에러 비트수가 허용값을 초과하고 있는지의 여부를, 단시간에 알 수 있다.

도 8은, 상술한 에러 비트 검출을 행하는 테스트 모드의 동작 플로우를 나타내고 있다. 소정의 테스트 커맨드를 입력함으로써, 이 테스트 모드는 개시된다. 테스트 커맨드 입력에 이어서, 판독 페이지 어드레스를 입력하면(단계 S1), 셀 어레이의 해당 페이지의 판독이 행해진다. 판독 데이터 비트는 각각 센스 유닛의 데이터 래치 PDC에 유지된다(스텝 S2).

계속해서, 외부로부터 공급되는 1 페이지분의 기대값 데이터가 센스 유닛 내의 데이터 래치 SDC에 로드된다(스텝 S3). 계속해서 상술한 바와 같이, 센스 유닛 내에서의 데이터 전송에 의해, 판독 데이터와 기대값 데이터의 배타적 논리합 연산 처리가 행해진다(단계 S4).

연산 결과 데이터는 데이터 래치 SDC에 유지된다. 이 연산 결과 데이터의 "1" 데이터 수를 카운트함으로써, 1 페이지 판독 데이터 내의 에러 비트수가 검출된다(스텝 S6). 또한, 외부로부터 에러 비트수의 허용값 데이터를 입력함으로써(단계 S7), 칩 내부에서 검출된 에러 비트수가 허용값을 초과하고 있는지의 여부가 판정된다. 그 판정 결과는 칩 외부에 출력된다(스텝 S8).

또 상기 실시예에서는, 메모리 칩에 에러 비트수 카운트와 그 판정의 기능까지 갖게 하고 있다. 그러나, 이들의 기능은 반드시 메모리 칩에 갖게 하지 않아도 된다. 그 경우, 도 8에 대응하는 테스트 모드 동작 플로우는 도 9와 같이 된다.

개시부터, 배타적 논리합 연산을 행하는 스텝 S4까지는, 도 8과 마찬가지이다. 이 후, 데이터 래치 SDC에 얻어진 연산 결과 데이터를 그대로 칩 외부에 출력하여(단계 S5), 메모리 칩으로서의 테스트 모드는 종료한다. 연산 결과 데이터는, 에러 비트가 "1", 정상 비트가 "0"으로 표시되어 있기 때문에, 외부 컨트롤러는 이에 의해 용이하게 에러 비트수를 알 수 있다.

상기 실시예에서는, 에러 비트 검출의 연산 결과가 데이터 래치 SDC에 얻어진 단계에서, 외부로부터 공급된 기대값 데이터는, 재기입 회로(25)의 기억 노드 DDCB에 유지되어 있다. 만일 다른 페이지의 에러 비트 검출 동작을 동일한 기대값 데이터에 기초하여 계속해서 행할 필요가 있으면, 센스 유닛을 리세트하지 않고, 기억 노드 DDCB에 유지되어 있는 기대값 데이터를 데이터 노드 TDC를 통하여 데이터 래치(23)의 노드 SDC에 전송 유지한다. 그리고, 새로운 페이지 데이터를 셀 어레이로부터 데이터 래치(22)의 노드 PDC에 판독하여, 상기 실시예와 마찬가지의 배타적 논리 연산을 반복하면 된다.

1 페이지 데이터의 센스 유닛 내에서의 전송은, 동시 병렬적으로 행해진다. 따라서, 외부로부터 테스트 페이지마다 기대값 데이터를 로드하는 경우에 비하여, 대폭적인 시간 단축이 가능하다.

상기 실시예에서는, 센스 앰프 회로에서, 외부로부터 공급된 기대값 데이터와 판독 데이터 사이의 배타적 논리합 연산 처리에 의해 에러 검출을 행하였다.

이에 대하여, 기대값 데이터를 미리 메모리 셀 어레이에 기입해 두는 방법을 이용할 수도 있다. 그리고, 메모리 셀 어레이의 제1 영역으로부터의 판독 데이터 와, 제2 영역으로부터 판독한 기대값 데이터 사이에서, 상기 실시예와 마찬가지로 센스 앰프 회로 내에서 배타적 논리합 연산을 행함으로써, 마찬가지로 에러 검출을 행할 수 있다.

예를 들면, 도 10에 도시하는 바와 같이, 메모리 셀 어레이(1)에, 16치 데이터(혹은 다른 다치 데이터)를 기억하는 제1 영역과는 별도로, 2치 데이터를 기억하는 제2 영역을 준비하고, 이 제2 영역에 다치 데이터의 각 페이지 데이터의 에러 검출을 위한 기대값 데이터를 2치 데이터로 기입한다. 2치 데이터는, 다치 데이터에 비하여 데이터 마진이 크게 취해지기 때문에, 기대값 데이터의 신뢰성이 높아지고, 따라서 에러 검출의 정밀도가 높아진다.

또, 상기 실시예에서는, 센스 앰프 회로 내에 판독 데이터와 기대값 데이터를 동시에 저장하고, 이들 사이에서 배타적 논리합 연산을 행하였다. 이에 대하여, 도 11에 도시하는 바와 같이, 센스 앰프 회로(3)와는 별도로, 기대값 데이터를 저장하는 데이터 레지스터(20)를 배치하고, 이들 사이에서 배타적 논리합 연산 처리가 행해지도록 해도 된다.

본 발명에 따르면, 칩 내에서 효율적으로 에러 비트 검출을 행하는 것을 가능하게 한 반도체 기억 장치를 제공할 수 있다.

Claims

복수의 메모리 셀이 배열된 메모리 셀 어레이와,

상기 메모리셀 어레이의 데이터 판독을 행하기 위한 센스 앰프 회로를 구비하고,

상기 센스 앰프 회로 내에서, 상기 메모리 셀 어레이의 판독 데이터와 외부로부터 공급된 기대값 데이터 사이에서 배타적 논리합 연산 처리가 행해지는

것을 특징으로 하는 반도체 기억 장치.
복수의 메모리 셀이 배열된 메모리 셀 어레이와,

상기 메모리 셀 어레이의 데이터 판독을 행하기 위한 센스 앰프 회로를 구비하고,

상기 센스 앰프 회로 내에서, 상기 메모리 셀 어레이의 제1 영역으로부터의 판독 데이터와 제2 영역으로부터 판독되는 기대값 데이터 사이에서 배타적 논리합 연산 처리가 행해지는

것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서,

제1 영역에 기입되는 데이터는 다치 데이터이고, 제2 영역에 기입되는 기대값 데이터는 2치 데이터인 것을 특징으로 하는 반도체 기억 장치.
제1항 또는 제2항에 있어서,

상기 센스 앰프 회로가 유지하는 기대값 데이터는, 다음에 메모리 셀 어레이로부터 판독되는 데이터와의 배타적 논리합 연산 처리에 제공되는 것을 특징으로 하는 반도체 기억 장치.
복수의 메모리 셀이 배열된 메모리 셀 어레이와,

상기 메모리 셀 어레이의 데이터 판독을 행하기 위한 센스 앰프 회로와,

기대값 데이터를 저장하는 데이터 레지스터를 구비하고,

상기 메모리 셀 어레이로부터 상기 센스 앰프 회로에 판독된 데이터와 상기 데이터 레지스터의 기대값 데이터 사이에서 배타적 논리합 연산 처리가 행해지는

것을 특징으로 하는 반도체 기억 장치.
제1항, 제2항, 제5항 중 어느 한 항에 있어서,

상기 센스 앰프 회로는, 상기 메모리 셀 어레이의 복수의 메모리 셀에 동시에 접속되는 복수의 센스 유닛을 갖고, 각 센스 유닛의 판독 데이터에 대하여 동시에 기대값 데이터와의 사이에서 배타적 논리합 연산 처리가 행해지는 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서,

상기 복수의 센스 유닛의 판독 데이터와 기대값 데이터 사이의 배타적 논리합 연산의 불일치 검출 출력수를 카운트하는 카운터와,

상기 카운터에 의해 구해진 불일치 검출 출력수와 외부로부터 입력되는 허용값을 비교하여, 그 비교 결과가 칩 외부에 출력되는 비교 회로를 갖는 것을 특징으로 하는 반도체 기억 장치.