KR20060104830A - 반도체 소자의 중첩정밀도 측정 마크 - Google Patents

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KR20060104830A
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Abstract

본 발명은 오버레이 측정 마크 박스 내에 두개 이상의 레이어의 측정 마크를 형성하여, 3개 이상의 레이어의 중첩도를 동시에 측정하는 반도체 소자의 중첩정밀도 측정 마크에 관한 것이다.
오버레이, 중첩정밀도, 측정 마크

Description

반도체 소자의 중첩정밀도 측정 마크{Overlay accuracy measurement mark of semiconductordevice}
도 1a 내지 도 1d는 종래의 반도체 소자의 중첩정밀도 측정 마크의 레이아웃도이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 소자의 중첩정밀도 측정 마크를 설명하기 위한 소자의 단면도이다.
도 3a 내지 도 3d는 본 발명의 다른 실시 예를 설명하기 위한 소자의 단면도이다.
도 4는 본 발명에 또 다른 실시 예를 설명하기 위한 소자의 레이아웃도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 , 20 : 반도체 기판 11 : 제 1 측정 마크
12 : 제 1 포토 레지스트 패턴 13 : 제 2 측정 마크
14 : 제 2 포토 레지스트 패턴 21 : 제 3 측정 마크
22 : 제 3 포토 레지스트 패턴 23 : 제 4 측정 마크
24 : 제 4 포토 레지스트 패턴 34 : 더미 패턴
X1, X2 : 제 1 측정 마크와 제 2 측정 마크간의 거리
X11, X12 : 제 2 측정 마크과 제 2 포토 레지스트 패턴과의 거리
Z1, Z2 : 제 3 측정 마크와 제 4 측정 마크간의 거리
Z11, Z12 : 제 4 측정 마크와 제 4 포토 레지스트 패턴과의 거리
본 발명은 반도체 소자의 중첩 정밀도 측정 마크에 관한 것으로서, 특히 여러층의 레이어를 중첩하여 제조하는 고집적 반도체 소자의 중첩정밀도 측정 마크에 관한 것이다.
반도체 소자는 다수개의 노광 마스크가 중첩 사용되는 복잡한 공정을 거치게 되며, 단계별로 사용되는 노광 마스크들 간의 정렬은 특정 형상의 마크를 기준으로 이루어진다.
상기 마크를 정렬 키(Alignment key) 혹은 정렬 마크라 하며, 다른 마스크들간의 정렬(Layer to layer alignment)이나, 하나의 마스크에 대한 다이 간의 정렬에 사용된다.
반도체 소자의 제조 공정에 사용되는 스탭 앤 리비트(step and repeat)방식의 노광 장비인 스텝퍼(steper)는 스테이지가 X-Y 방향으로 움직이며 반복적으로 이동 정렬하여 노광하는 장치이다. 상기 스테이지는 정렬 마크를 기준으로 자동 또 는 수동으로 웨이퍼의 정렬이 이루어지며, 스테이지는 기계적으로 종작되므로 반복되는 공정시 정렬 오차가 발생되고, 정렬 오차가 허용 범위를 초과하면 소자의 불량이 발생된다.
상기와 같이 오정렬에 따른 중첩 정확도의 조정 범위는 소자의 디자인 룰에 따르면, 통상 디자인 룰의 0~ 30% 정도이다. 또한 반도체 기판상에 형성된 각층들간의 정렬이 정확하게 이루어졌는지를 확인하는 중첩정밀도(Overlay accuracy) 측정 마크도 정렬 마크와 동일한 방법으로 사용된다.
종래 정렬 마크 및 중첩정밀도 측정 마크는 반도체 웨이퍼에서 칩이 형성되지 않는 부분인 스크라이브 라인(Scribe line)상에 형성되며, 상기 정렬 마크를 이용한 오정렬 정도의 측정 방법으로는 버어니어(Venier) 정렬 마크를 이용한 시각 점검 방법과, 박스 인 박스(Box in box) 또는, 박스 인 바아(Box in bar) 또는, 바 인 바(Bar in bar) 또는 박스 앤 바(Box & bar) 정렬 마크를 이용한 자동 점검 방법에 의해 측정한 후, 보상한다.
도 1a 내지 도 1d는 종래의 측정 마크의 오버레이도를 나타낸다.
도 1a는 박스 인 박스 타입의 측정 마크의 오버레이도이다. 도 1a를 보면, 박스 인 박스 타입은 하나의 레이어에 대한 측정 마크가 박스(box) 타입으로 형성되어 있고, 박스 측정 마크 안에 다른 레이어의 측정 마크가 박스 타입으로 형성되어 있다.
도 1b는 박스 인 바아 타입의 측정 마크의 오버레이도이다. 도 1b를 보면, 바(bar) 타입으로 하나의 레이어에 대한 측정 마크가 형성되어 있고, 바 측정 마크 안에 박스 타입의 다른 레이어의 측정 마크가 형성되어 있다.
도 1c는 바 인 바 타입의 측정 마크의 오버레이도이다. 도 1c를 보면, 바 타입의 하나의 레이어에 대한 측정 마크가 형성되어 있고, 바 측정 마크 안에 다시 바 타입의 다른 레이어의 측정 마크가 형성되어 있다.
도 1d는 박스 앤 바 타입의 측정 마크의 오러레이도이다. 도 1d를 보면, 하나의 레이어에 대한 측정 마크만 박스 타입이나 바 타입으로 형성되어 있다.
소자가 고집적화 되어 감에 따라 칩의 패턴이 극소화 및 정밀성이 더욱 더 요구되고 있다. 특히 하부 레이어가 여러개 있을 경우, 상부 레이어와의 정렬 관계를 한번에 측정하기 어렵게 된다. 또한 종래의 방법으로 오버레이를 측정하였을때, 오버레이 마크 패턴의 형성된 모양에 따라 측정된 신호의 파형이 상이하게 되어, 여기에서 실제의 첫번째 레이어와 두번째 레이어에서 중첩도의 오차를 유발하게 된다. 또한 반도체 공정에서 각 공정간의 단차를 해소하기 위하여 CMP(Chemical Mechanical Polish /Planarization) 등의 공정이 많이 적용되고 있으며, 특히 CMP 공정 적용시 각 레이어(Layer)의 중첩도 측정용 마크(Overlay Box)등이 CMP의 영향으로 손상을 받게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 하나의 측정 마크 박스 안에 두개의 레이어의 정렬 정도를 동시에 확인할 수 있도록 측정 마크의 형태를 변경하여 좁은 영역에서 효과적으로 반도체 소자의 중첩도 를 측정하는 것이다. 또한 측정 마크 사이에 더미 패턴을 삽입하여 CMP 공정으로 인한 측정 마크의 손상을 방지한다.
본 발명에 따른 반도체 소자의 중첩정밀도 측정 마크 형성 방법은 반도체 기판 내에 제 1 공정에 의해 제 1 측정 마크를 형성 하는 단계; 제 1 측정 마크 내에 제 2 공정에 의해 제 2 측정 마크를 양각 형태로 형성하는 단계; 및 제 2 측정 마크 내에 제 3 공정에 의해 제 3 측정 마크를 형성하는 단계를 포함한다.
본 발명에 따른 다른 반도체 소자의 중첩정밀도 측정 마크 형성 방법은 반도체 기판 내에 제 1 공정에 의해 제 1 측정 마크를 형성 하는 단계; 제 1 측정 마크 내에 제 2 공정에 의해 제 2 측정 마크를 음각 형태로 형성하는 단계; 및 제 2 측정 마크 내에 제 3 공정에 의해 제 3 측정 마크를 형성하는 단계를 포함한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 중첩정밀도 측정 마크를 설명하기 위한 소자의 단면도이다. 도 3a 내지 도 3d는 본 발명에 다른 실시 예에 따른 반도체 소자의 중첩정밀도 측정 마크를 설명하기 위한 소자의 단면도이다.
이하 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a를 참조하면, 반도체 기판(10) 상에 제 1 공정을 의해 제 1 측정 마크(11)를 형성한다. 제 1 측정 마크(11)는 식각 공정에 의해 식각되어진 기판의 높이에 의해 발생된 단차에 의한 것이다.
도 2b를 참조하면, 포토 레지스트를 증착하고, 포토 레지스트를 선택적으로 식각하여 제 2 측정 마크(13)를 형성하기 위한 제 1 포토 레지스트 패턴(12)을 형성한다. 제 1 포토 레지스트의 패턴(12)은 제 1 측정 마크(11)와 일정 거리(X1)만큼 떨어지게 형성하는게 좋다.
도 2c를 참조하면, 제 1 포토 레지스트 패턴(12)을 이용하여 선택적으로 식각 공정을 진행한다. 이때, 식각 공정에서 제 1 포토 레지스트 패턴(12)에 의해 블라킹(Blocking)된 지역 외의 반도체 기판(10) 영역은 동일한 식각률을 가지며 식각된다. 따라서, 제 1 측정 마크(11)의 단차가 유지되게 된다.
도 2d를 참조하면, 제 1 포토 레지스트 패턴(12)을 스트립(strip)하여 제 2 측정 마크(13)를 형성한다. 상기 제 2 측정 마크(13)는 식각되어진 기판과 제 1 포토 레지스트(12)로 블라킹되어진 곳의 기판과의 단차에 의해서 발생한 것이다. 제 1 측정 마크(11)와 측정 마크(13)가 형성되어 두개의 레이어에 대한 측정 마크가 형성된다. 상기 제 1 측정 마크(11)와 상기 제 2 측정 마크(13) 간의 거리는 0.1~30㎛ 범위 내로 형성하는 것이 좋다.
도 2e를 참조하면, 마스크 공정을 하여 제 2 측정 마크(13) 상에 제 2 포토 레지스트 패턴(14)을 형성한다. 제 2 측정 마크(13)와 제 2 포토 레지스트 패턴(14) 간의 가로축(X11, X12)과 세로축(미도시)의 길이는 0.1~30㎛ 범위 내로 하는 것이 좋다. 제 1 측정 마크(11)와 제 2 측정 마크(13)간의 거리와, 제 2 측정 마크(13)와 제 2 포토 레지스트 패턴(14)간의 거리, 및 제 1 측정 마크(11)와 제 2 포토 레지스트(14)간의 거리를 측정하여 제 1 레이어와 제 2 레이어 및 제 3 레이어 의 정렬도를 측정한다.
상술한 본 발명은 박스 인 박스(Box in box) 또는, 박스 인 바아(Box in bar) 또는, 바 인 바(Bar in bar) 또는 박스 앤 바(Box & bar)에 모두 적용 가능하다.
측정 방법에 있어서, 제 1 레이어와 제 2 레이어의 가로축(X) 중첩도를 측정하기 위하여 X1과 X11의 거리를 측정하여 기준 거리와 비교하여 중첩도를 구한다. 또한 제 2 레이어와 제 3 레이어의 X축의 중첩도를 측정하기 위하여 X11 과 X21의 거리를 측정하여 기준 거리와 비교하여 중첩도를 구한다. 또한 제 1 레이어와 제 3 레이어의 X축의 중첩도를 측정하기 위하여 중첩도를 X1 과 X21의 거리를 측정하여 기준 거리와 비교하여 중첩도를 구한다. 상기 도 2a 내지 도 2e에 도시 되지 않았지만 상기 가로축(X)과 같은 방법으로 세로축의 중첩도도 측정할 수 있다. 중첩정밀도는 고배율을 CD-SEM, 또는 일반적인 오버레이 측정 기기를 사용하여 측정한다.
도 3a 내지 도 3d는 본 발명에 따른 다른 실시 예에 따른 반도체 소자의 중첩정밀도 측정 마크를 설명하기 위한 소자의 단면도이다. 도 3a 내지 도 3d를 참조하여 본 발명에 따른 다른 실시 예를 상세히 설명하면 다음과 같다.
도 3a를 참조하면, 반도체 기판(20) 내에 제 3 측정 마크(21)를 형성한다. 제 3 측정 마크(21)는 식각 공정에 의해 식각되어진 기판의 높이에 의해 발생된 단차에 의한 것이다.
도 3b를 참조하면, 반도체 기판(20) 내에 상기 제 3 측정 마크(21)를 형성하기 위하여 식각된 영역을 선택적으로 재 식각하기 위하여 제 3 포토 레지스트 패 턴(22)을 형성한다.
도 3c를 참조하면, 제 3 포토 레지스트 패턴(22)을 이용하여 반도체 기판(20)의 상기 제 3 측정 마크(21)을 형성하기 위하여 식각된 영역을 선택적으로 식각하여 제 4 측정 마크(23)을 형성한다. 제 4 측정 마크는 제 3 측정 마크(21)를 형성하기 위하여 식각된 기판과 제 4 측정 마크(23)를 형성하기 위하여 형성된 기판 간의 단차에 의한 것이다. 제 3 측정 마크(21)와 제 4 측정 마크(23) 간의 거리는 0.1~30㎛ 범위 내로 하는 것이 좋다.
도 3d를 참조하면, 제 4 측정 마크(23)을 형성하기 위하여 식각한 영역안에 제 4 포토 레지스트 패턴(24)을 형성한다. 제 4 포토 레지스트 패턴(24)과 제 4 측정 마크(23)의 단차 사이의 거리(Z11)는 0.1~30㎛ 범위 내로 하는 것이 좋다. 제 1 측정 마크(11)와 제 2 측정 마크(13)간의 거리와, 제 2 측정 마크(13)와 제 2 포토 레지스트 패턴(14)간의 거리, 및 제 1 측정 마크(11)와 제 2 포토 레지스트 패턴(14)간의 거리를 측정하여 제 1 레이어와 상기 제 2 레이어의 정렬도를 측정한다.
상술한 본 발명은 박스 인 박스(Box in box) 또는, 박스 인 바아(Box in bar) 또는, 바 인 바(Bar in bar) 또는 박스 앤 바(Box & bar)에 모두 적용 가능하다.
측정 방법에 있어서, 제 1 레이어와 제 2 레이어의 가로축(X) 중첩도를 측정하기 위하여 Z1과 Z11의 거리를 측정하여 기준 거리와 비교하여 중첩도를 구한다. 또한 제 2 레이어와 제 3 레이어의 Z축의 중첩도를 측정하기 위하여 Z11 과 Z21의 거리를 측정하여 기준 거리와 비교하여 중첩도를 구한다. 또한 제 1 레이어와 제 3 레이어의 Z축의 중첩도를 측정하기 위하여 중첩도를 Z1 과 Z21의 거리를 측정하여 기준 거리와 비교하여 중첩도를 구한다. 상기 도 3a 내지 도 3d에 도시 되지 않았지만 상기 가로축(Z)과 같은 방법으로 세로축의 중첩도도 측정할 수 있다. 중첩정밀도는 고배율을 CD-SEM, 또는 일반적인 오버레이 측정 기기를 사용하여 측정한다.
본 발명의 또 다른 실시 예는, 도 4를 참조 하면, 반도체 공정 중 CMP 공정에 의한 측정 마크의 손상을 방지 하기 위하여 상술한 바와 같이 제 5 측정 마크(31)와 제 6 측정 마크(32) 및 제 5 포토 레지스트 패턴(33)을 형성한 후, 제 5 측정 마크(31) 외각 영역과, 제 5 측정 마크(31)와 제 6 측정 마크(32) 사이에 더미 패턴(34)을 형성한다. 더미 패턴(34)은 선폭을 0.1~5.0㎛ 범위 내로 형성하는 것이 좋다. 또한 측정 마크 사이에 더미 패턴(34)을 0.1~10㎛ 간격으로 삽입하는 것이 좋다.
상술한 본 발명은 박스 인 박스(Box in box) 타입을 예를 들어 설명하였지만, 박스 인 바아(Box in bar) 또는, 바 인 바(Bar in bar) 또는 박스 앤 바(Box & bar)에 모두 적용 가능하다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 따르면, 측정 마크 박스 안에 두개 이상의 측정 마크를 형성하여 한정되어 있는 좁은 영역에서 두개 이상의 레이어의 중첩도를 동시에 측정할 수 있고, 더미 패턴을 측정 마크 사이에 형성하여 CMP 공정으로 인한 측정 마크의 손상을 방지 할 수 있어, 중첩도 측정시의 오차를 줄일 수 있다.

Claims (18)

  1. 반도체 소자의 중첩정밀도 측정 마크 형성 방법에 있어서,
    반도체 기판 상에 제 1 공정에 의해 제 1 측정 마크를 음각으로 형성 하는 단계;
    상기 제 1 측정 마크 내에 제 2 공정에 의해 제 2 측정 마크를 양각으로 형성하는 단계; 및
    상기 제 2 측정 마크 내에 제 3 공정에 의해 제 3 측정 마크를 양각으로 형성하는 단계를 포함하는 반도체 소자의 중첩정밀도 측정 마크 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 2 측정 마크 형성 단계는 상기 제 1 측정 마크 내에 상기 제 1 측정 마크와 가로축과 세로축 각각 소정 거리를 두고 제 1 포토 레지스트 패턴을 형성하는 단계;
    상기 제 1 포토 레지스트 패턴을 이용하여 상기 반도체 기판을 선택적으로 식각하는 단계;
    상기 제 1 포토 레지스트 패턴을 스트립하여 상기 제 2 측정 마크를 형성하는 단계를 포함하는 반도체 소자의 중첩정밀도 측정 마크 형성 방법.
  3. 제 2 항에 있어서,
    상기 제 1 측정 마크와 상기 제 2 측정 마크 사이의 상기 가로축과 상기 세로축의 거리는 각각 0.1~30㎛ 범위 내로 하는 것을 특징으로 하는 반도체 소자의 중첩정밀도 측정 마크 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 2 측정 마크 상에 상기 제 2 측정 마크와 가로축과 세로축 각각 소정 거리를 두고 상기 제 2 포토 레지스트 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 중첩정밀도 측정 마크 형성 방법.
  5. 제 4 항에 있어서,
    상기 제 2 측정 마크와 상기 제 2 포토 레지스트 패턴 사이의 가로축과 세로축의 거리는 각각 0.1~30㎛ 범위 내로 하는 것을 특징으로 하는 반도체 소자의 중첩정밀도 측정 마크 형성 방법.
  6. 제 1 항에 있어서,
    상기 중첩정밀도 측정 마크 형성 방법은 상기 제 1 측정 마크 외각 영역과, 상기 제 1 측정 마크와 상기 제 2 측정 마크 사이에 더미 패턴을 형성하는 단계를 더 포함하는 반도체 소자의 중첩정밀도 측정 마크 형성 방법.
  7. 제 6 항에 있어서,
    상기 더미 패턴의 선폭은 0.1~5.0㎛ 범위 내로 하는 것을 특징으로 하는 반도체 소자의 중첩정밀도 측정 마크 형성 방법.
  8. 제 6 항에 있어서,
    상기 제 1 측정 마크와 상기 제 2 측정 마크 사이에 상기 더미 패턴을 0.1~10㎛ 범위 내로 하는 것을 특징으로 하는 반도체 소자의 중첩정밀도 측정 마크 형성 방법.
  9. 상기 제 1 항에 있어서,
    상기 중첩정밀도 측정 마크는 박스 인 박스와, 바 인 박스와, 바 인 바 타입들을 혼용하여 형성 할 수 있는 반도체 소자의 중첩정밀도 측정 마크 형성 방법.
  10. 반도체 소자의 중첩정밀도 측정 마크 형성 방법에 있어서,
    반도체 기판 상에 제 1 공정에 의해 제 1 측정 마크를 형성 하는 단계;
    상기 제 1 측정 마크 내에 제 2 공정에 의해 제 2 측정 마크를 음각으로 형성하는 단계; 및
    상기 제 2 측정 마크 내에 제 3 공정에 의해 제 3 측정 마크를 양각으로 형성하는 단계를 포함하는 반도체 소자의 중첩정밀도 측정 마크 형성 방법.
  11. 제 10 항에 있어서,
    상기 제 2 측정 마크 형성 단계는 상기 제 1 측정 마크 외각과 내각의 소정 영역에 상기 제 1 측정 마크와 가로축과 세로축 각각 소정 거리내로 제 1 포토 레지스트 패턴을 형성하는 단계;
    상기 제 1 포토 레지스트 패턴을 이용하여 상기 반도체 기판을 선택적으로 식각하는 단계;
    상기 제 1 포토 레지스턴을 스트립하여 상기 제 2 측정 마크를 형성하는 단계를 포함하는 반도체 소자의 중첩정밀도 측정 마크 형성 방법.
  12. 제 10 항에 있어서,
    상기 제 1 측정 마크와 상기 제 2 측정 마크 사이의 가로축과 세로축의 거리는 각각 0.1~30㎛ 범위 내로 하는 것을 특징으로 하는 반도체 소자의 중첩정밀도 측정 마크 형성 방법.
  13. 제 10 항에 있어서,
    상기 제 2 측정 마크 상에 상기 제 2 측정 마크와 가로축과 세로축 각각 소정 거리를 두고 상기 제 2 포토 레지스트 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 중첩정밀도 측정 마크 형성 방법.
  14. 제 13 항에 있어서,
    상기 제 2 측정 마크와 상기 제 2 포토 레지스트 패턴 사이의 가로축과 세로축의 거리는 각각 0.1~30㎛ 범위 내로 하는 것을 특징으로 하는 반도체 소자의 중첩정밀도 측정 마크 형성 방법.
  15. 제 10 항에 있어서,
    상기 중첩정밀도 측정 마크 형성 방법은 상기 제 1 측정 마크 외각 영역과, 상기 제 1 측정 마크와 상기 제 2 측정 마크 사이에 더미 패턴을 형성하는 단계를 더 포함하는 반도체 소자의 중첩정밀도 측정 마크 형성 방법.
  16. 제 15 항에 있어서,
    상기 더미 패턴의 선폭은 0.1~5.0㎛ 범위 내로 하는 것을 특징으로 하는 반도체 소자의 중첩정밀도 측정 마크 형성 방법.
  17. 제 15 항에 있어서,
    상기 제 1 측정 마크와 상기 제 2 측정 마크 사이에 상기 더미 패턴을 0.1~10㎛ 범위 내로 하는 것을 특징으로 하는 반도체 소자의 중첩정밀도 측정 마크 형성 방법.
  18. 상기 제 1 항에 있어서,
    상기 중첩정밀도 측정 마크는 박스 인 박스와, 바 인 박스와, 바 인 바 타입들을 혼용하여 형성 할 수 있는 반도체 소자의 중첩정밀도 측정 마크 형성 방법.
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