KR20060101970A - 디스플레이 패널에서 내부 메모리 스킴 변경을 통한 배치면적을 최소화하는 디스플레이 패널 구동 회로 및 이를이용한 디스플레이 패널 회로 구동 방법 - Google Patents

디스플레이 패널에서 내부 메모리 스킴 변경을 통한 배치면적을 최소화하는 디스플레이 패널 구동 회로 및 이를이용한 디스플레이 패널 회로 구동 방법 Download PDF

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Abstract

디스플레이 패널 구동 회로가 개시된다. 본 발명에 따른 디스플레이 패널 구동 회로는 외부에서 입력되는 이미지 데이터를 소정 개수의 소스 라인 단위에서 같은 채널의 데이터가 이웃하도록 재정렬하여 저장한다. 그리고, 재정렬된 데이터를 비교하여 데이터가 동일하면 하나의 버퍼만을 구동하여 여러 소스 라인으로 공통된 데이터를 전달한다. 또한, 재정렬된 데이터를 각 채널 별로 출력하고 각 채널 별 소스 드라이버는 소스 라인 별로 순차적으로 데이터를 출력하여 다음 소스 라인에 출력되는 데이터가 이전 소스 라인에 출력된 데이터와 동일한 경우 버퍼 내에서 소비되는 전류를 최소화 할 수 있다.
디스플레이 패널, 소스 드라이버, 멀티 채널

Description

디스플레이 패널에서 내부 메모리 스킴 변경을 통한 배치 면적을 최소화하는 디스플레이 패널 구동 회로 및 이를 이용한 디스플레이 패널 회로 구동 방법{Display panel driving circuit capable of minimizing a arrangement area by changing internal memory scheme in display panel and method using same}
도 1은 일반적인 소스 드라이버의 일부 구조를 나타내는 도면이다.
도 2는 종래의 소비 전류 감소를 위한 디스플레이 패널 구동 회로의 일부를 나타낸다.
도 3은 본 발명에 따른 디스플레이 패널 구동 회로의 일부를 개략적으로 나타낸 블록도이다.
도 4는 본 발명에 이미지 데이터 재배열을 위한 구성을 간략하게 나타낸 블록도이다.
도 5(a) 내지 도 5(d)는 본 발명에 따른 내부 메모리의 데이터 저장 방법을 설명하기 위한 신호 타이밍도이다.
도 6은 본 발명의 다른 실시예에 따른 디스플레이 패널 구동 회로의 일부를 개략적으로 나타낸 블록도이다.
도 7은 본 발명의 또 다른 실시예에 따른 디스플레이 패널 구동 회로의 일부를 개략적으로 나타낸 블록도이다.
도 8 은 도 7에 도시된 디스플레이 패널 구동 회로에서의 세 가지 경우에 따른 스위칭 신호의 타이밍도를 나타낸다.
도 9는 본 발명의 또 다른 실시예에 따른 디스플레이 패널 구동 회로의 일부를 개략적으로 나타낸다.
도 10는 도 9에 도시된 실시예에서, R 채널 데이터를 출력하는 세 가지 경우를 나타내는 타이밍도이다.
본 발명은 TFT-LDI 등의 액정 표시 장치(LCD; Liquid Crystal Display)의 패널에 관한 것이며, 구체적으로는 디스플레이 패널을 구동하는 디스플레이 패널 구동 회로에서 배치 면적을 최소화할 수 있는 구동 회로 및 이를 이용한 디스플레이 패널 구동 방법에 관한 것이다.
액정 표시 장치(LCD; Liquid Crystal Display)의 패널(panel)을 구동시키는 드라이버에는 게이트 드라이버와 소스 드라이버가 있다. 게이트 드라이버는 패널의 게이트 라인을 하나씩 순차적으로 활성화시킨다. 소스 드라이버는 활성화된 게이트 라인에 연결된 셀들로 데이터를 전송한다.
도 1은 일반적인 소스 드라이버의 일부 구조를 나타내는 도면이다.
패널(102)의 색상을 나타내는 색상 데이터는 R 채널 데이터(DATA_R), G 채널 데이터(DATA_G) 및 B 채널 데이터(DATA_B)의 3 개의 채널 데이터로 구성된다. 3 개의 채널 데이터(DATA_R, DATA_G, DATA_B)가 패널의 셀로 인가되면 셀은 하나의 색상을 표시한다.
디코딩부(DR)는 R 채널 데이터(DATA_R)를 수신하여 대응되는 R 전압 신호(R_VOL)를 발생한다. R 전압 신호(R_VOL)는 R 버퍼(R_BUF)에 의해서 버퍼링 되어 출력된다. R 버퍼(R_BUF)의 출력단(RBON)과 R 출력단(ROUT)은 연결 제어 신호(R_COCON)에 의해서 제어되는 스위치(R_SW)에 의하여 연결되거나 차단된다.
스위치(R_SW)가 연결되면 R 전압 신호(R_VOL)는 패널(102)의 대응되는 셀(R)로 인가된다.
디코딩부(DG)는 G 채널 데이터(DATA_G)를 수신하여 대응되는 G 전압 신호(G_VOL)를 발생한다. G 전압 신호(G_VOL)는 G 버퍼(G_BUF)에 의해서 버퍼링 되어 출력된다. G 버퍼(G_BUF)의 출력단(GBON)과 G 출력단(GOUT)은 연결 제어 신호(G_COCON)에 의해서 제어되는 스위치(G_SW)에 의하여 연결되거나 차단된다.
스위치(G_SW)가 연결되면 G 전압 신호(G_VOL)는 패널(102)의 대응되는 셀(G)로 인가된다.
마찬가지로, 디코딩부(DB)는 B 채널 데이터(DATA_B)를 수신하여 대응되는 B 전압 신호(B_VOL)를 발생한다. B 전압 신호(B_VOL)는 B 버퍼(B_BUF)에 의해서 버퍼링 되어 출력된다. B 버퍼(B_BUF)의 출력단(BBON)과 B 출력단(BOUT)은 연결 제어 신호(B_COCON)에 의해서 제어되는 스위치(B_SW)에 의하여 연결되거나 차단된다.
스위치(B_SW)가 연결되면 B 전압 신호(B_VOL)는 패널(102)의 대응되는 셀(B)로 인가된다.
R 전압 신호(R_VOL), G 전압 신호(G_VOL) 및 B 전압 신호(B_VOL)는 동일한 셀로 인가되어 셀이 색상을 나타내도록 만든다. 소스 드라이버(100)는 도 1과 같이 채널 데이터(DATA_R, DATA_G, DATA_B)에 대응되는 디코더(DR, DG, DB)와 버퍼(R_BUF, G_BUF, B_BUF) 및 스위치들(R_S, G_SW, B_SW)이 패널(102)의 소스 라인의 수에 대응되는 수만큼 존재한다.
하나의 채널 데이터, 예를 들어 R 채널 데이터(DATA_R)를 수신하여 대응되는 셀로 인가하는 디코딩부(DR), R 버퍼(R_BUF) 및 스위치(R_SW)를 채널이라고 부른다. 따라서, 하나의 셀이 색상을 표시하도록 만들기 위해서는 3개의 채널이 필요하다.
한편, 이미지 데이터를 디스플레이 패널 상에 디스플레이 하는 경우에는, 이웃한 셀과의 이미지 데이터가 동일한 경우가 많다. 즉, 일반 이미지 데이터뿐만 아니라 영상 및 사진 데이터도 이웃한 셀의 화상이 모두 상이한 경우는 거의 존재하지 않으며, 소정 영역의 구간에서 동일한 색상을 갖는 경우가 대부분이다. 이러한 경우, 모든 소스 라인 상의 각 R, G, B 채널의 버퍼를 구동하는 것은 전류의 낭비가 된다.
이러한 문제를 해결하기 위해, 인접한 두 셀의 데이터 또는 색상이 동일한 경우에 이웃한 셀 중 어느 한 셀의 버퍼만을 구동하여 두 셀에 동일한 데이터를 출력하는 방안이 개발되었다.
도 2는 종래의 소비 전류 감소를 위한 디스플레이 패널 구동 회로의 일부를 나타낸다.
도 2에 도시된 종래의 디스플레이 패널 구동 회로(200)는 이웃한 셀이 동일한 색상을 갖는 경우에 하나의 셀에 대응되는 버퍼만을 구동하여 디스플레이하는 예를 나타낸다. 도 2를 참조하면, 디스플레이 패널 구동 회로(200)는 내부 메모리(202), 소스 드라이버(204) 및 패널(206)을 포함한다. 한편 소스 드라이버(204)는 래치부(208), 데이터 비교부(210), 각 채널 버퍼(R0_BUF 내지 B1_BUF) 및 다수개의 스위치들(R_A, G_A, B_A, R_B, G_B, B_B, R_C, G_C, 및 B_C)를 포함한다.
스위치(R_A)는 제1 R 채널 버퍼(R0_BUF)와 제1 소스 라인의 R 채널 라인 사이에 연결되며, 스위치(G_A)는 제1 G 채널 버퍼(G0_BUF)와 제1 소스 라인의 G 채널 라인 사이에 연결되며, 스위치(B_A)는 제1 B 채널 버퍼(B0_BUF)와 제1 소스 라인의 R 채널 라인 사이에 연결되고, 스위치(R_B)는 제2 R 채널 버퍼(R1_BUF)와 제2 소스 라인의 R 채널 라인 사이에 연결되며, 스위치(G_B)는 제2 G 채널 버퍼(G1_BUF)와 제2 소스 라인의 G 채널 라인 사이에 연결되며, 스위치(B_B)는 제2 B 채널 버퍼(B1_BUF)와 제2 소스 라인의 B 채널 라인 사이에 연결된다. 또한, 스위치(R_C)는 스위치(R_A)의 출력단과 스위치(R_B)의 출력단 사이에 연결되고, 스위치(G_C)는 스위치(G_A)의 출력단과 스위치(G_B)의 출력단 사이에 연결되고, 스위치(B_C)는 스위치(B_A)의 출력단과 스위치(B_B)의 출력단 사이에 연결된다.
도 2에 도시된 예에서, 소스 드라이버(204)는 2개의 소스 라인(R0, G0, B0 및 R1, G1, B1)을 포함하는 단위 소스 드라이버를 나타내며, 상기 단위 소스 드라이버가 병렬로 연결되어 디스플레이 패널 구동 회로의 전제 소스 드라이버를 구성한다. 또한, 도 2에 도시된 예에서는, 각 셀의 채널 데이터가 각각 6 비트의 데이 터를 갖는다고 가정한다.
도 2를 참조하여, 종래의 소비 전류를 감소하기 위한 디스플레이 패널 구동 회로(200)의 동작 과정을 살펴보면, 먼저, 내부 메모리(202)는 외부에서 입력되는 이미지 데이터를 각 셀 단위로 순차적으로 저장한다. 그 결과, 도 2에 도시된 2 셀의 데이터를 저장하는 경우, R0 채널 데이터, G0 채널 데이터, B0 채널 데이터, R1 채널 데이터, G1 채널 데이터, 그리고, B1 채널 데이터 순으로 데이터를 저장한다. 18 비트의 소스 드라이버 래치부(208)는 내부 메모리(202)에서 판독된 18 비트의 데이터를 래치하는 기능을 하며 동시에 제1 스위칭 신호(A)를 출력한다. 18 비트의 데이터 비교부(210)는 래치부(208)에서 출력된 각 채널 데이터를 비교하여, 두 개의 소스 라인의 이미지 데이터가 동일한지를 판단한다. 이미지 데이터가 동일한지를 판단하기 위해서, 데이터 비교부(210)는 각 채널 데이터별로 데이터의 동일성 여부를 판단한다. 즉, 데이터 비교부(210)는, 6비트의 제1 R 채널 데이터(R0<6>)와 6 비트의 제2 R 채널 데이터(R1<6>)를 비교하고, 6비트의 제1 G 채널 데이터(G0<6>)와 6 비트의 제2 G 채널 데이터(G1<6>)를 비교하고, 6비트의 제1 B 채널 데이터(B0<6>)와 6 비트의 제2 B 채널 데이터(B1<6>)를 비교한다.
데이터 비교부(210)는, 각 채널 데이터들의 MSB(most significant bit)에서 LSB(Least significant bit)까지 매칭되면, 이웃하는 두 셀로 전달되는 데이터가 동일하다고 판단한다. 또한, 데이터 비교부(210)는 상기 이미지 데이터의 비교 결과 데이터가 상이하다고 판단하면 제2 스위칭 신호(B)를 출력하고, 데이터가 동일하다고 판단하면 제3 스위칭 신호(C)를 출력한다.
한편, 데이터가 동일하면, 제1 소스 라인에 대응되는 각 채널 버퍼들(R0_BUF, G0_BUF, B0_BUF)만 턴 온되며, 제2 소스 라인에 대응되는 각 채널 버퍼들(R1_BUF, G1_BUF, B1_BUF)은 턴 오프된다.
스위치(R_A, G_A, B_A)는 제1 스위칭 신호(A)에 응답하여 턴 온되며, 스위치(R_B, G_B, B_B)는 제2 스위칭 신호(B)에 응답하여 턴 온되고, 스위치(R_C, G_C, B_C)는 제3 스위칭 신호(C)에 응답하여 턴 온된다. 따라서, 이미지 데이터가 동일한 경우, 스위치(R_A, G_A, B_A 및 R_C, G_C, B_C)만 턴 온되고, 스위치(R_B, G_B, B_B)는 턴 오프된다. 그 결과, 제1 소스 라인에 대응되는 채널 버퍼들(R0_BUF, G0_BUF, B0_BUF)에서 출력된 각 채널 데이터들이 제1 소스 라인 및 제2 소스 라인에 공통적으로 전달될 수 있다.
따라서, 이웃하는 셀의 이미지 데이터가 동일하면, 하나의 셀에 대응되는 버퍼들만 구동하여 이미지를 디스플레이할 수 있다. 이러한 디스플레이 패널 구동 회로를 이용하면, 화이트 패턴 또는 블랙 패턴 등의 경우에서는 약 25% 정도의 전류 감소 효과를 얻을 수 있다.
하지만, 종래의 디스플레이 패널 구동 회로(200)에서는 데이터 비교부(210)가 각 채널 별로 MSB/LSB를 비교해야 하기 때문에, 래치부(208)에서 출력되는 이미지 데이터를 동일 채널 별로 입력받도록 래치부(208) 및 데이터 비교부(210) 사이의 라인이 도 2에 도시된 바와 같이 연결되어야 한다. 즉, 6비트의 제2 R 채널 데이터(R1<6>), 제2 G 채널 데이터(G1<6>), 제2 B 채널 데이터(B1<6>)가 각각 제1 R 채널 데이터(R0<6>), 제1 G 채널 데이터(G0<6>), 제1 B 채널 데이터(B0<6>)가 입력 되는 곳으로 연결되어야 하기 때문에, 래치부(208)과 데이터 비교부(210) 사이의 라우팅(rouging) 공간이 커질 수 밖에 없다. 구체적인 예로, 현재 생산되는 디스플레이 패널 구동 회로에서의 데이터 비교부(210)의 높이가 35um 정도 되는 경우, 라우팅 공간이 17.5um 정도 되어, 라우팅 공간이 절반 이상을 차지하는 문제점이 있다.
또한, 도 2에 도시된 종래의 디스플레이 패널 구동 회로는 N-채널, 1 버퍼(또는 앰프) 방식에서는 적용하기 어려운 문제점도 존재한다.
본 발명이 이루고자 하는 기술적 과제는, 디스플레이 패널의 소비 전류를 줄이면서 소스 드라이버의 배치 면적을 최소화할 수 있는 디스플레이 패널 구동 회로를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 디스플레이 패널의 소비 전류를 줄이기 위해 이웃하는 소정 개수의 셀의 이미지 데이터가 동일한 경우, 하나의 버퍼만을 구동할 수 있는 N-채널, 1 앰프 방식의 디스플레이 패널 구동 회로를 제공하는 것이다.
상술한 바와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 특징에 의하면, 소스 드라이버, 내부 메모리, 디스플레이 패널을 포함하는 디스플레이 구동 회로는, 상기 소스 드라이버는 2개의 소스 라인에 연결되어 상기 2개의 소스 라인을 제어하는 병렬로 연결된 다수개의 단위 소스 드라이버를 포함하며, 상기 내부 메모 리는 상기 단위 소스 드라이버의 상기 2개의 소스 라인의 이미지 데이터를 동일 색상의 채널이 이웃하도록 재배열하여 저장한다.
단위 소스 드라이버는, 상기 내부 메모리에 저장된 상기 2개 소스 라인의 이미지 데이터를 입력받아 상기 2개 소스 라인의 이미지 데이터의 동일 여부를 판단하고, 그 비교 결과 데이터가 다르면 제1 스위칭 신호를 출력하고, 데이터가 동일하면, 제2 스위칭 신호를 출력하는 데이터 비교부, 상기 데이터 비교부에서 출력되는 각 채널 데이터를 증폭하는 다수개의 버퍼부, 및 상기 다수개의 버퍼부와 상기 2개의 소스 라인의 각 채널 별 셀 사이에 연결된 다수개의 스위치를 구비하며, 상기 제1 및 제2 스위칭 신호에 응답하여 상기 데이터 비교부에서 출력되는 이미지 데이터를 상기 2개의 소스 라인으로 출력하는 것을 제어하는 제어부를 포함한다. 상기 제어부는, 상기 제2 스위칭 신호에 응답하여, 상기 다수개의 버퍼부들 중 상기 2개의 소스 라인 중 어느 한 소스 라인에 대응되는 버퍼부들을 턴 온하고, 나머지 버퍼부들을 턴 오프하여, 상기 제1 소스 라인 및 제2 소스 라인은 상기 턴 온된 버퍼부에서 출력된 신호가 전달된다.
바람직하게는, 상기 2개의 소스 라인들은 서로 인접한 소스 라인이다. 상기 이미지 데이터의 채널은, R 채널, G 채널, B 채널로 구성되며, 상기 데이터 비교부는, 상기 제1 소스 라인의 제1 R 채널의 데이터와 제2 소스 라인의 제2 R 채널 데이터가 동일하고, 상기 제1 소스 라인의 제1 G 채널의 데이터와 제2 소스 라인의 제2 G 채널 데이터가 동일하고, 상기 제1 소스 라인의 제1 B 채널의 데이터와 제2 소스 라인의 제2 B 채널 데이터가 동일하면, 상기 제1 소스 라인의 이미지 데이터 와 상기 제2 소스 라인의 이미지 데이터가 동일하다고 판단한다.
바람직하게는, 상기 디스플레이 구동 회로는, 외부에서 입력된 기록 인에이블 신호에 응답하여 하나의 소스 라인의 이미지 데이터가 입력되는 시간에 대응되는 타이밍으로 제1 논리 상태와 제2 논리 상태의 천이를 반복하는 내부 기록 인에이블 신호를 생성하여 출력하는 논리 제어부를 더 포함하며, 상기 내부 메모리는 상기 내부 기록 인에이블 신호에 응답하여, 외부에서 입력되는 제1 소스 라인 및 제2 소스 라인의 이미지 데이터를 동일 색상의 채널이 이웃하도록 재배열하여 상기 내부 메모리에 저장한다. 상기 내부 메모리는, 상기 내부 기록 인에이블 신호가 제1 논리 상태인 경우에는 상기 내부 메모리 내부의 홀 수번째 레지스터에 상기 제1 소스 라인 이미지 데이터의 각 채널의 데이터를 저장하고, 상기 내부 기록 인에이블 신호가 제2 논리 상태인 경우에는 상기 내부 메모리 내부의 짝수 번째 레지스터에 상기 제2 소스 라인 이미지 데이터의 각 채널의 데이터를 저장한다.
일 실시예에서, 상기 각 채널의 데이터는 n 비트로 구성되고, 상기 제1 및 제2 소스 라인의 이미지 데이터는 3n 비트로 구성되며, 상기 디스플레이 구동 회로는, 3n 비트의 더미 데이터를 생성하는 더미 데이터 생성부, 및 상기 3n 비트의 소스 라인 이미지 데이터에 상기 3n 비트의 더미 데이터를 n 비트의 각 채널 데이터씩 교차 합산하여 6n 비트의 데이터를 생성하는 합산부를 더 포함하고, 상기 내부 메모리는, 상기 내부 기록 인에이블 신호의 제1 논리 상태에 응답하여 상기 합산부에서 출력된 6n 비트의 데이터 중 상기 제1 소스 라인의 화소 데이터만을 저장하고, 상기 내부 기록 인에이블 신호의 제2 논리 상태에 응답하여 상기 합산부에서 출력된 다음 6n 비트의 데이터 중 상기 제2 소스 라인의 화소 데이터만을 저장한다.
본 발명의 다른 실시예에 따르면, 상기 단위 소스 드라이버는, 상기 내부 메모리에 저장된 상기 2개 소스 라인의 이미지 데이터를 입력받아 상기 2개 소스 라인의 이미지 데이터의 동일 여부를 판단하고, 그 비교 결과 데이터가 다르면 제1 스위칭 신호를 출력하고, 데이터가 동일하면, 제2 스위칭 신호를 출력하는 데이터 비교부, 상기 2개의 소스 라인 중 제1 소스 라인을 제어하는 제1 제어부, 및 상기 2개의 소스 라인 중 제2 소스 라인을 제어하는 제2 제어부를 포함한다. 또한, 상기 단위 소스 라인 드라이버는 상기 제2 스위칭 신호에 응답하여, 상기 제1 제어부 및 상기 제2 제어부 중 어느 하나는 턴 온 되고 나머지 하나는 턴 오프되어, 상기 제1 소스 라인 및 제2 소스 라인은 상기 턴 온된 제어부에서 출력된 신호가 전달된다.
바람직하게는, 상기 제1 제어부는 상기 제1 소스 라인의 이미지 데이터를 상기 각 채널 별로 순차적으로 출력하는 제1 버퍼를 구비하고, 상기 제2 제어부는 상기 제2 소스 라인의 이미지 데이터를 상기 각 채널 별로 순차적으로 출력하는 제2 버퍼를 구비한다.
본 발명의 또 다른 실시예에 따르면, 상기 단위 소스 드라이버는, 상기 내부 메모리에 저장된 상기 다수개 소스 라인의 이미지 데이터를 입력받아 상기 다수개 소스 라인의 이미지 데이터의 동일 여부를 판단하고, 그 비교 결과 데이터가 다르면 제1 스위칭 신호를 출력하고, 데이터가 동일하면, 제2 스위칭 신호를 출력하는 데이터 비교부, 및 상기 데이터 비교부에서 출력된 이미지 데이터를 입력받아 증폭하고 상기 각 소스 라인으로의 출력을 각각 제어하는 다수개의 제어부를 포함하며, 여기서, 상기 단위 소스 라인 드라이버는 상기 제2 스위칭 신호에 응답하여, 상기 다수개의 제어부들 중 어느 한 소스 라인에 대응되는 제어부는 턴 온 되고 나머지 제어부들은 턴 오프되어, 상기 다수개의 소스 라인은 상기 턴 온된 제어부에서 출력된 신호가 전달된다.
바람직하게는, 상기 디스플레이 구동 회로는, 외부에서 입력된 기록 인에이블 신호에 응답하여 하나의 소스 라인의 이미지 데이터가 입력되는 시간에 대응되는 타이밍으로 제1 논리 상태와 제2 논리 상태의 천이를 반복하는 내부 기록 인에이블 신호를 생성하여 출력하는 논리 제어부를 더 포함하며, 상기 내부 메모리는 상기 다수개의 소스 라인 이미지 데이터의 각 채널 데이터를 저장하기 위한 다수개의 레지스터를 포함하며, 상기 내부 기록 인에이블 신호 논리 상태가 천이할 때마다, 입력되는 상기 하나의 소스 라인의 이미지 데이터를 상기 다수개의 소스 라인의 개수에 대응되는 간격으로 상기 레지스터에 저장한다.
본 발명의 다른 실시예에 따르면, 소스 드라이버, 내부 메모리, 디스플레이 패널을 포함하는 디스플레이 구동 회로는, 상기 소스 드라이버는 다수개의 소스 라인에 연결되어 상기 다수개의 소스 라인을 제어하는 병렬로 연결된 다수개의 단위 소스 드라이버를 포함하며, 상기 내부 메모리는 상기 단위 소스 드라이버의 상기 다수개의 소스 라인의 이미지 데이터를 동일 색상의 채널이 이웃하도록 재배열하여 저장하며, 상기 단위 소스 드라이버는, 상기 내부 메모리에 저장된 이미지 데이터 중 R 채널 데이터를 입력받고 각 소스 라인 별로 순차적으로 출력하는 R 채널 멀티플렉서, 상기 내부 메모리에 저장된 이미지 데이터 중 G 채널 데이터를 입력받고 각 소스 라인 별로 순차적으로 출력하는 G 채널 멀티플렉서, 상기 내부 메모리에 저장된 이미지 데이터 중 B 채널 데이터를 입력받고 각 소스 라인 별로 순차적으로 출력하는 B 채널 멀티플렉서, 상기, R, G, B 채널 멀티플렉서들의 출력을 입력받아 래치하는 래치부, 상기 래치부에서 출력된 이미지 데이터 중 상기 R 채널 데이터를 상기 다수개의 소스 라인별로 순차적으로 입력받고 상기 각 소스 라인의 R 채널 화소들에 연결된 R 채널 제어부, 상기 래치부에서 출력된 이미지 데이터 중 상기 G 채널 데이터를 상기 다수개의 소스 라인별로 순차적으로 입력받고 상기 각 소스 라인의 G 채널 화소들에 연결된 G 채널 제어부, 및 상기 래치부에서 출력된 이미지 데이터 중 상기 B 채널 데이터를 상기 다수개의 소스 라인별로 순차적으로 입력받고 상기 각 소스 라인의 B 채널 화소들에 연결된 B 채널 제어부를 포함한다. 여기서, 상기 R 채널 제어부, 상기 G 채널 제어부, 및 상기 B 채널 제어부는 순차적으로 입력된 상기 다수개의 소스 라인의 이미지를 각각 R 채널 화소 라인, G 채널 화소 라인, 및 B 채널 화소 라인에 연속하여 출력한다.
본 발명의 다른 실시예에 따르면, 디스플레이 회로 구동 방법은, 외부에서 입력되는 이미지 데이터를 소정 개수의 소스 라인 단위로 동일 색상의 채널 데이터가 이웃하도록 재배열하여 저장하는 단계, 상기 재배열된 이미지 데이터를 판독하여 래치하는 단계, 상기 소정 개수의 소스 라인 단위의 데이터의 동일성 여부를 판단하는 단계, 및 상기 동일성 판단 결과, 상기 이미지 데이터가 상기 소스 라인 별 로 상이하면, 각각의 이미지 데이터를 대응되는 소스 라인에 독립적으로 전달하고, 상기 동일성 판단 결과, 상기 이미지 데이터가 상기 소스 라인 모두 동일하면, 상기 소스 라인들 중 어느 한 소스 라인에 연결된 버퍼만을 턴 온하고, 나머지 소스 라인에 연결된 버퍼들은 턴 오프하며, 상기 턴 오프된 버퍼에 연결된 소스 라인에는 상기 턴 온된 버퍼에서 출력된 이미지 데이터가 전달되는 단계를 포함한다.
본 발명과 본 발명의 동작성의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명에 따른 디스플레이 패널 구동 회로의 일부를 개략적으로 나타낸 블록도이다.
도 3에 도시된 디스플레이 패널 구동 회로(300)도 도 2에 도시된 디스플레이 패널 구동 회로(200)와 마찬가지로 이웃한 2개의 셀이 동일한 색상을 갖는 경우 하나의 셀에 대응되는 버퍼만을 구동하여 디스플레이하는 예를 나타낸다. 도 3을 참조하면, 디스플레이 패널 구동 회로(300)는 내부 메모리(302), 소스 드라이버(304), 및 패널(306)을 포함한다. 한편 소스 드라이버(304)는 래치부(308), 데이터 비교부(310), 다수개의 채널 버퍼(R0_BUF, R1_BUF, G0_BUF, G1_BUF, B0_BUF, B1_BUF) 및, 다수개의 스위치들(R_A, R_B, R_C, G_A, G_B, G_C, B_A, B_B, B_C)을 포함한다.
한편, 도 3에 도시된 일 실시예에서, 소스 드라이버(304)는 제1 소스 라인(R0, G0, B0; 312) 제2 소스 라인(R1, G1, B1; 314)의 이웃하는 2 개의 소스 라인을 포함하는 단위 소스 드라이버를 나타내며, 상기 단위 소스 드라이버가 병렬로 연결되어 디스플레이 패널 구동 회로의 전제 소스 드라이버를 구성한다. 또한, 도 3에 도시된 예에서는, 각 셀의 채널 데이터가 각각 6 비트의 데이터를 갖는다고 가정한다.
내부 메모리(302)는 외부에서 입력되는 이미지 데이터를 입력받고, 소정 개수의 소스 라인의 이미지 데이터를 동일 색상의 채널이 이웃하도록 재배열하여 저장한다. 도 3의 실시예에서, 내부 메모리(302)는, 2개 소스 라인 단위의 이미지 데이터가 R 채널 별, G 채널 별, B 채널 별 데이터가 각각 서로 이웃하도록 재배열하여 저장한다.
소스 드라이버 래치부(308)는 내부 메모리(302)에서 출력되는 2개의 소스 라인에 대응되는 이미지 데이터를 입력받고 래치하며, 동시에 제1 스위칭 신호(A)를 출력한다. 그리고, 데이터 비교부(310)는 래치부(308)에서 병렬로 출력된 각 채널 데이터를 비교하여, 두 개의 소스 라인의 이미지 데이터가 동일한지를 판단하고, 그 결과에 따라 제2 스위칭 신호(B) 및 제3 스위칭 신호(C)를 출력한다. 또한, 데이터 비교부(310)는 상기 데이터 비교 결과에 따라 각 채널 버퍼들을 턴 온 또는 턴 오프 시키고, 턴 온 된 채널 버퍼들에 이미지 데이터를 출력한다.
제1 R 채널 버퍼(R0_BUF)는 데이터 비교부(310)로부터 제1 소스 라인의 R 채 널 데이터를 입력받아 증폭하고, 제2 R 채널 버퍼(R1_BUF)는 데이터 비교부(310)로부터 제2 소스 라인의 R 채널 데이터를 입력받아 증폭한다. 제1 G 채널 버퍼(G0_BUF)는 데이터 비교부(310)로부터 제1 소스 라인의 G 채널 데이터를 입력받아 증폭하고, 제2 G 채널 버퍼(G1_BUF)는 데이터 비교부(310)로부터 제2 소스 라인의 G 채널 데이터를 입력받아 증폭한다. 제1 B 채널 버퍼(B0_BUF)는 데이터 비교부(310)로부터 제1 소스 라인의 B 채널 데이터를 입력받아 증폭하고, 제2 B 채널 버퍼(B1_BUF)는 데이터 비교부(310)로부터 제2 소스 라인의 B 채널 데이터를 입력받아 증폭한다.
스위치(R_A)는 제1 R 채널 버퍼(R0_BUF)와 제1 소스 라인(312)의 R 채널 라인 사이에 연결되며, 스위치(R_B)는 제2 R 채널 버퍼(R1_BUF)와 제2 소스 라인(314)의 R 채널 라인 사이에 연결되며, 스위치(R_C)는 스위치(R_A)의 출력단과 스위치(R_B)의 출력단 사이에 연결된다. 또한, 스위치(G_A)는 제1 G 채널 버퍼(G0_BUF)와 제1 소스 라인(312)의 G 채널 라인 사이에 연결되며, 스위치(G_B)는 제2 G 채널 버퍼(G1_BUF)와 제2 소스 라인(314)의 G 채널 라인 사이에 연결되며, 스위치(G_C)는 스위치(G_A)의 출력단과 스위치(G_B)의 출력단 사이에 연결된다. 또한, 스위치(B_A)는 제1 B 채널 버퍼(B0_BUF)와 제1 소스 라인(312)의 R 채널 라인 사이에 연결되고, 스위치(B_B)는 제2 B 채널 버퍼(B1_BUF)와 제2 소스 라인(314)의 B 채널 라인 사이에 연결되고, 스위치(B_C)는 스위치(B_A)의 출력단과 스위치(B_B)의 출력단 사이에 연결된다.
이하, 도 3을 참조하여, 본 발명에 따른 디스플레이 패널 구동 회로(300)의 동작을 설명한다. 먼저, 외부에서 18 비트의 제1 소스 라인의 이미지 데이터가 입력되면, 내부 메모리(302)는 첫 번째 6비트 레지스터에 제1 R 채널 데이터(R0<6>)를 저장하고, 두 번째 레지스터는 건너뛰고 세 번째 레지스터에 제1 G 채널 데이터(G0<6>)를 저장하고, 네 번째 레지스터는 건너뛰고 다섯 번째 레지스터에 제1 B 채널 데이터(B0<6>)를 저장한다. 그 다음, 외부에서 18 비트의 제2 소스 라인의 이미지 데이터가 입력되면, 내부 메모리(302)는 첫 번째 레지스터는 건너뛰고 두 번째 레지스터에 제2 R 채널 데이터(R1<6>)를 저장하고, 세 번째 레지스터는 건너뛰고 네 번째 레지스터에 제2 G 채널 데이터(G1<6>)를 저장하고, 다섯 번째 레지스터는 건너뛰고 여섯 번째 레지스터에 제2 B 채널 데이터(B1<6>)를 저장한다. 그 결과, 제1 R 채널 데이터(R0<6>) 옆에 제2 R 채널 데이터(R1<6>)가 저장되고, 제1 G 채널 데이터(G0<6>) 옆에 제2 G 채널 데이터(G1<6>)가 저장되고, 제1 B 채널 데이터(B0<6>) 옆에 제2 B 채널 데이터(B1<6>)가 저장된다.
래치부(308)는 제1 및 제2 소스 라인에 대응되는 36비트의 각 채널 데이터(R0, R1, G0, G1, B0, B1)를 입력받고, 이를 래치한다. 그리고, 이와 동시에 제1 스위칭 신호(A)를 스위치(R_A, G_A, B_A)로 출력한다.
데이터 비교부(310)는 래치부(308)에서 출력된 36 비트의 이미지 데이터를 제1 소스 라인의 데이터와 제2 소스 라인의 데이터를 비교하여, 상기 이미지 데이터가 동일한지 여부를 판단한다. 그리고, 그 판단 결과 동일하지 않다고 판단되면, 제2 스위칭 신호(B)를 출력하고, 동일하다고 판단되면 제3 스위칭 신호(C)를 출력한다. 이때, 데이터 비교부(310)는, 6비트의 제1 R 채널 데이터(R0<6>)와 6 비 트의 제2 R 채널 데이터(R1<6>)를 비교하고, 6비트의 제1 G 채널 데이터(G0<6>)와 6 비트의 제2 G 채널 데이터(G1<6>)를 비교하며, 6비트의 제1 B 채널 데이터(B0<6>)와 6 비트의 제2 B 채널 데이터(B1<6>)를 비교한다. 그리고, 데이터 비교부(310)는, 각 채널 데이터들의 MSB(most significant bit)에서 LSB(Least significant bit)까지 매칭되면, 이웃하는 두 셀로 전달되는 데이터가 동일하다고 판단한다.
만일, 데이터 비교부(310)에서 이미지 데이터를 비교한 결과, 두 셀로 전달되는 이미지 데이터가 상이하면, 제2 스위칭 신호(B)를 출력한다. 그리고, 제1 R 채널 데이터(R0<6>)를 제1 R 채널 버퍼(R0_BUF)로 출력하고, 제2 R 채널 데이터(R1<6>)를 제2 R 채널 버퍼(R1_BUF)로 출력하며, 제1 G 채널 데이터(G0<6>)를 제1 G 채널 버퍼(G0_BUF)로 출력하고, 제2 G 채널 데이터(G1<6>)를 제2 G 채널 버퍼(G1_BUF)로 출력하며, 제1 B 채널 데이터(B0<6>)를 제1 B 채널 버퍼(B0_BUF)로 출력하고, 제2 B 채널 데이터(B1<6>)를 제2 B 채널 버퍼(B1_BUF)로 출력한다.
그러면, 제1 제어 신호(A)에 응답하여, 스위치(R_A, G_A 및 B_A)가 턴 온되고, 제2 제어 신호(B)에 응답하여, 스위치(R_B, G_B 및 B_B)가 턴 온된다. 그리고, 스위치(R_C, G_C 및 B_C)는 턴 오프 상태를 유지한다. 그 결과, 제1 R 채널 데이터(R0<6>)는 제1 R 채널 버퍼(R0_BUF)를 통해 제1 소스 라인의 R 채널 라인(R0)으로 출력되고, 제1 G 채널 데이터(G0<6>)는 제1 G 채널 버퍼(G0_BUF)를 통해 제1 소스 라인의 G 채널 라인(G0)으로 출력되고, 제1 B 채널 데이터(B0<6>)는 제1 B 채널 버퍼(B0_BUF)를 통해 제1 소스 라인의 B 채널 라인(B0)으로 출력된다. 또 한, 제2 R 채널 데이터(R1<6>)는 제2 R 채널 버퍼(R1_BUF)를 통해 제2 소스 라인의 R 채널 라인(R1)으로 출력되고, 제2 G 채널 데이터(G1<6>)는 제2 G 채널 버퍼(G1_BUF)를 통해 제2 소스 라인의 G 채널 라인(G1)으로 출력되고, 제2 B 채널 데이터(B1<6>)는 제2 B 채널 버퍼(B1_BUF)를 통해 제2 소스 라인의 B 채널 라인(B1)으로 출력된다.
만일, 데이터 비교부(310)에서 이미지 데이터를 비교한 결과, 두 셀로 전달되는 이미지 데이터가 상이하면, 제3 스위칭 신호(C)를 출력한다. 그리고, 제1 R 채널 데이터(R0<6>)를 제1 R 채널 버퍼(R0_BUF)로 출력하고, 제1 G 채널 데이터(G0<6>)를 제1 G 채널 버퍼(G0_BUF)로 출력하고, 제1 B 채널 데이터(B0<6>)를 제1 B 채널 버퍼(B0_BUF)로 출력한다. 그리고, 제2 R 채널 버퍼(R1_BUF), 제2 G 채널 버퍼(G1_BUF) 및 제2 B 채널 버퍼(B1_BUF)는 턴 오프시킨다.
그러면, 제1 제어 신호(A)에 응답하여, 스위치(R_A, G_A 및 B_A)가 턴 온되고, 제3 제어 신호(C)에 응답하여, 스위치(R_C, G_C 및 B_C)가 턴 온된다. 그리고, 스위치(R_B, G_B 및 B_B)는 턴 오프 상태를 유지한다. 그 결과, 제1 R 채널 데이터(R0<6>)는 제1 R 채널 버퍼(R0_BUF)를 통해 제1 소스 라인의 R 채널 라인(R0) 및 제2 소스 라인의 R 채널 라인(R1)으로 출력된다. 그리고, 제1 G 채널 데이터(G0<6>)는 제1 G 채널 버퍼(G0_BUF)를 통해 제1 소스 라인의 G 채널 라인(G0) 및 제2 소스 라인의 G 채널 라인(G1)으로 출력된다. 그리고, 제1 B 채널 데이터(B0<6>)는 제1 B 채널 버퍼(B0_BUF)를 통해 제1 소스 라인의 B 채널 라인(B0) 및 제2 소스 라인의 B 채널 라인(B1)으로 출력된다.
따라서, 본 발명에 따른 디스플레이 패널 구동 회로(300)를 이용하면, 이웃하는 두 셀로 출력되는 데이터가 동일한 경우에 한 셀에 대응되는 버퍼만을 구동하여 두 셀로 동일한 데이터를 출력할 수 있다. 그 결과, 전류 소모를 현저히 줄일 수 있게된다. 또한, 내부 메모리(302)에서 동일 채널의 데이터를 이웃하도록 재배열하여 저장하고, 이를 병렬로 래치부(308) 및 데이터 비교부(310)에 전달하기 때문에, 래치부(308) 및 데이터 비교부(310) 사이의 라우팅 공간은 현저하게 줄어들 수 있다. 즉, 래치부(308)에서 데이터 비교부(310)로 각 채널 별 데이터를 전달할 때 라인의 순서를 교차할 필요가 없기 때문에 모든 데이터 라인을 순차적으로 병렬로 연결할 수 있게 된다. 그에 따라, 소스 드라이버를 구현하는 배치 면적이 최소화 될 수 있다.
도 4는 본 발명에 이미지 데이터 재배열을 위한 구성을 간략하게 나타낸 블록도이다.
도 4에 도시된 디스플레이 장치(400)는 디스플레이 패널(401), 게이트 드라이버(402), 소스드라이버(403), 내부 메모리(404), 논리 제어부(405), 더미 데이터 생성부(406) 및 합산부(407)를 포함한다.
디스플레이 패널(401)은 게이트 드라이버(402)에서 선택한 로우 라인에 소스 드라이버(403)에서 출력된 이미지 데이터를 영상으로 디스플레이 하는 기능을 한다. 게이트 드라이버(402)는 논리 제어부(405)에서 출력되는 제어 신호(RA_CON)에 응답하여 디스플레이 패널(401)의 로우 라인을 순차적으로 턴 온 시킨다. 소스 드라이버(403)는 논리 제어부(405)에서 출력되는 제어 신호(CO_CON)에 응답하여 내부 메모리(404)에서 판독한 데이터를 디스플레이 패널(401)로 전달하는 기능을 한다. 내부 메모리(404)는 상술한 바와 같이 입력된 이미지 데이터를 소정 소스 라인 단위로 각은 채널 데이터가 이웃하도록 재배열하여 저장한다. 논리 제어부(405)는 게이트 드라이버(402), 소스 드라이버(403) 및 내부 메모리(404) 등을 제어한다. 더미 데이터 생성부(406)는 입력된 이미지 데이터와 같은 크기의 더미 데이터를 생성하고, 합산부(407)는 외부에서 입력된 이미지 데이터(IMG_DATA)와 더미 데이터 생성부(406)에서 생성된 더미 데이터를 합산하여 내부 메모리(404)로 출력한다.
도 4에 도시된 일 실시예에서, 각 채널 별 데이터가 6 비트 데이터이며, 하나의 소스 라인에 대응되는 데이터가 18 비트 데이터라면, 외부에서 입력되는 이미지 데이터(IMG_DATA)는 18 비트씩 입력된다. 이와 동시에 더미 데이터 생성부(406)는 동일한 크기인 18비트의 더미 데이터를 생성하여 출력한다. 합산부(407)는 18 비트의 이미지 데이터와 18 비트의 더미 데이터를 교차 합산하여 36 비트의 데이터를 생성하고, 내부 메모리(404)로 출력한다. 예를 들어, 합산부(407)는 도 3의 제1 소스 라인의 이미지 데이터가 입력되는 경우에는, 이미지 데이터가 홀수 번째에 위치하고 더미 데이터가 짝수 번째에 위치하도록 6 비트씩 교차 합산하며, 도 3의 제2 소스 라인의 이미지 데이터가 입력되는 경우에는 이미지 데이터가 짝수 번째에 위치하고 더미 데이터가 홀수 번째에 위치하도록 6 비트씩 교차 합산한다.
한편, 논리 제어부(405)는 외부에서 입력되는 기록 인에이블 신호(Bit Write Enable; BWEN)에 응답하여, 하나의 소스 라인의 이미지 데이터가 입력되는 시간에 대응되는 타이밍으로 제1 논리 상태와 제2 논리 상태의 천이를 반복하는 내부 기록 인에이블 신호(I_BWEN)를 생성하여 내부 메모리(404)로 출력한다. 즉, 예를 들어, 도 3의 제1 소스 라인이 입력되는 타이밍에는 내부 기록 인에이블 신호(I_BWEN)는 제1 논리 상태(예를 들어, 로직 로우)를 갖고, 도 3의 제2 소스 라인이 입력되는 타이밍에는 내부 기록 인에이블 신호(I_BWEN)는 제2 논리 상태(예를 들어, 로직 하이)를 갖는다.
이때, 내부 메모리(404)는 제1 소스 라인의 이미지 데이터가 입력되면, 제1 논리 상태를 갖는 내부 기록 인에이블 신호(I_BWEN)에 응답하여, 제1 소스 라인의 이미지 데이터만을 저장한다. 그리고, 제2 소스 라인의 이미지 데이터가 입력되면, 제2 논리 상태를 갖는 내부 기록 인에이블 신호(I_BWEN)에 응답하여, 제2 소스 라인의 이미지 데이터만을 저장한다.
도 5(a) 내지 도 5(d)는 본 발명에 따른 내부 메모리의 데이터 저장 방법을 설명하기 위한 신호 타이밍도이다.
도 5(a)는 도 2에 도시된 종래의 방법에 따른 내부 메모리와 기록 인에이블 신호(BWEN)와의관계를 나타낸다. 즉, 도 2에 도시된 종래의 방법에서는 모든 내부 메모리의 레지스터는 기록 인에이블 신호(BWEN)가 로직 로우일 때, 이미지 데이터가 저장된다. 또한, 입력되는 이미지 데이터의 BPW(bit per word)는 18로서, 하나의 소스 라인 단위의 이미지 데이터의 크기와 같다.
도 5(b)는 도 2에 도시된 종래의 방법에 따른 데이터 및 제어 신호들의 타이밍도를 나타낸다. 도 5(b)에서 WR는 기록 제어 신호로 WR의 라이징 에지에서 데이터가 기록된다. DATA는 내부 메모리로 입력되는 이미지 데이터를 나타내며, 한 워 드는 18비트로 하나의 소스 라인의 데이터가 된다.
도 5(c)는 도 3에 도시된 본 발명에 따른 내부 메모리와 내부 기록 인에이블 신호(I_BWEN)와의 관계를 나타낸다. 도 5(c)를 참조하면, 도 3에 도시된 본 발명에서는 내부 메모리의 홀수 번째 레지스터에서는 내부 기록 인에이블 신호(I_BWEN)가 로직 로우 일 때 기록되며, 짝수 번째 레지스터에서는 내부 기록 인에이블 신호(I_BWEN)가 로직 하이일 때 기록된다.
도 5(d)는 도 3에 도시된 본 발명에 따른 데이터 및 제어 신호들의 타이밍도를 나타낸다. 도 5(d)를 참조하면, 내부 메모리로 입력되는 데이터의 BPW는 18 비트의 이미지 데이터와 18 비트의 더미 데이터가 교차 합산된 36 비트이다.
도 5(c) 및 (d)에 도시된 실시예에서는, 내부 기록 인에이블 신호(I_BWEN)가 로직 로우 일때는 내부 메모리로 입력되는 데이터 중 홀수 번째 레지스터에만 데이터가 저장된다. 도 4에 도시된 실시예에서, 제1 소스 라인의 이미지 데이터와 더미 데이터가 합산될 때 이미지 데이터가 홀수 번째, 더미 데이터가 짝수 번째에 위치하도록 6비트씩 교차 합산되었기 때문에, 36비트의 입력 데이터 중 더미 데이터는 짝수 번째 레지스터에 저장되지 않고, 제1 소스 라인의 이미지 데이터만이 홀수 번째 레지스터에 저장된다.
그리고, 내부 기록 인에이블 신호(I_BWEN)가 로직 하이 일때는 내부 메모리로 입력되는 데이터 중 짝수 번째 레지스터에만 데이터가 저장된다. 도 4에 도시된 실시예에서, 제2 소스 라인 이미지 데이터와 더미 데이터가 합산될 때 이미지 데이터가 짝수 번째, 더미 데이터가 홀수 번째에 위치하도록 6비트씩 교차 합산되 었기 때문에, 36비트의 입력 데이터 중 더미 데이터는 홀수 번재 레지스터에 저장되지 않고, 제2 소스 라인의 이미지 데이터만이 짝수 번째 레지스터에 저장된다.
그 결과, 내부 메모리의 홀수 번째 레지스터에는 제1 소스 라인의 이미지 데이터가 저장되고, 짝수 번째 레지스터에는 제2 소스 라인의 이미지 데이터가 저장된다. 이때, 외부에서 입력되는 이미지 데이터는 R 채널, G 채널, B 채널 별 데이터의 입력 순서는 일정하기 때문에, 결국, 각 동일한 채널의 데이터가 이웃하여 재정렬되게 된다.
위의 실시예에서는 두 셀의 데이터만을 비교하는 경우만을 예를 들어 설명하였지만, 3개 이상의 셀의 데이터를 비교하고, 상기 3개 이상의 셀의 데이터가 동일한 경우 하나의 버퍼만을 구동하여 전류 소모를 감소하는 방안도 고려할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 디스플레이 패널 구동 회로의 일부를 개략적으로 나타낸 블록도이다.
도 6에 도시된 디스플레이 패널 구동 회로(600)에서는, n 개의 소스 라인 단위로 동일 데이터 여부를 판단하고, 이미지 데이터를 출력하는 예를 나타낸다. 도 6을 참조하면, 디스플레이 패널 구동 회로(600)는 내부 메모리(602), 소스 드라이버(604), 및 패널(606)을 포함한다. 한편 소스 드라이버(604)는 래치부(608), 데이터 비교부(610), 다수개의 채널 버퍼(R0_BUF 내지 Rn-1_BUF, G0_BUF 내지 Gn-1_BUF, B0_BUF 내지 Bn-1_BUF) 및, 다수개의 스위치들(R_A, 다수개의 R_B, 다수개의 R_C, G_A, 다수개의 G_B, 다수개의 G_C, B_A, 다수개의 B_B, 다수개의 B_C)을 포함한다.
내부 메모리(602)는 외부에서 입력되는 이미지 데이터를 입력받고, n 개의 소스 라인의 이미지 데이터를 동일 색상의 채널이 이웃하도록 재배열하여 저장한다.
소스 드라이버 래치부(608)는 내부 메모리(602)에서 출력되는 n개의 소스 라인에 대응되는 이미지 데이터를 입력받고 래치하며, 동시에 제1 스위칭 신호(A)를 출력한다. 그리고, 데이터 비교부(610)는 래치부(608)에서 병렬로 출력된 각 채널 데이터를 비교하여, n 개의 소스 라인의 이미지 데이터가 동일한지를 판단하고, 그 결과에 따라 제2 스위칭 신호(B) 및 제3 스위칭 신호(C)를 출력한다. 또한, 데이터 비교부(610)는 상기 데이터 비교 결과에 따라 각 채널 버퍼들을 턴 온 또는 턴 오프 시키고, 턴 온 된 채널 버퍼들에 이미지 데이터를 출력한다.
또한, 다수개의 R 채널 버퍼들(R0_BUF 내지 Rn-1_BUF)은 각 소스 라인의 각 R 채널 데이터들을 각각 증폭하고, 다수개의 G 채널 버퍼들(G0_BUF 내지 Gn-1_BUF)은 각 소스 라인의 각 G 채널 데이터들을 각각 증폭하고, 다수개의 B 채널 버퍼들(B0_BUF 내지 Bn-1_BUF)은 각 소스 라인의 각 B 채널 데이터들을 각각 증폭한다.
또한, 소스 드라이버(604)는, 각 R 채널 버퍼와 각 소스 라인의 R 채널 화소를 각각 연결하는 다수개의 R 스위치들(하나의 R_A 및 다수개의 R_B)과, 각 G 채널 버퍼와 각 소스 라인의 G 채널 화소를 각각 연결하는 다수개의 G 스위치들(하나의 G_A 및 다수개의 G_B)과, 각 B 채널 버퍼와 각 소스 라인의 B 채널 화소를 각각 연결하는 다수개의 B 스위치들(하나의 B_A 및 다수개의 B_B), 그리고, R 스위치들 중 한 스위치(R_A)의 출력단과 나머지 R 스위치들(R_B)의 출력단 사이에 연결된 다수개의 R 연결 스위치(R_C), G 스위치들 중 한 스위치(G_A)의 출력단과 나머지 G 스위치들(G_B)의 출력단 사이에 연결된 다수개의 G 연결 스위치(G_C), 및 B 스위치들 중 한 스위치(B_A)의 출력단과 나머지 B 스위치들(B_B)의 출력단 사이에 연결된 다수개의 B 연결 스위치(B_C)를 포함한다.
디스플레이 패널 구동 회로(600)는, 스위치(R_A, G_A, B_A)는 제1 스위칭 신호(A)에 응답하여 턴 온되고, 스위치(R_B, G_B, B_B)는 제2 스위칭 신호(B)에 응답하여 턴 온되고, 스위치(R_C, G_C, B_C)는 제3 스위칭 신호(C)에 응답하여 턴 온 된다.
따라서, n 개의 데이터가 상이하면, 각 채널 버퍼들은 각 소스 라인의 채널 라인으로 직접 연결되고, n 개의 데이터가 동일하면, 하나의 R, G, B 채널 버퍼만이 턴 온 되어 나머지 소스 라인의 각 채널 라인으로 연결된다.
도 7은 본 발명의 또 다른 실시예에 따른 디스플레이 패널 구동 회로의 일부를 개략적으로 나타낸 블록도이다.
도 7을 참조하면, 디스플레이 패널 구동 회로(700)는 내부 메모리(702), 소스 드라이버(704), 및 패널(706)을 포함한다. 한편 소스 드라이버(704)는 멀티플렉서부(708), 래치부(710), 데이터 비교부(712), 제1 버퍼(A_BUF), 제2 버퍼(B_BUF), 및 제1 버퍼(A_DUF)의 출력단에 연결된 제1 스위치(S_A), 제2 버퍼(B_BUF)의 출력단에 연결된 제2 스위치(S_B), 제1 스위치(S_A)의 출력단과 제2 스위치(S_B)의 출력단에 연결된 제3 스위치(S_C)를 포함하고, 또한, 제1 스위치(S_A) 와 제1 소스 라인의 R 채널 셀에 연결된 스위치(S_R0), 제1 스위치(S_A)와 제1 소스 라인의 G 채널 셀에 연결된 스위치(S_G0), 제1 스위치(S_A)와 제1 소스 라인의 B 채널 셀에 연결된 스위치(S_B0), 제2 스위치(S_B)와 제2 소스 라인의 R 채널 셀에 연결된 스위치(S_R1), 제2 스위치(S_B)와 제2 소스 라인의 G 채널 셀에 연결된 스위치(S_G1), 제2 스위치(S_B)와 제2 소스 라인의 B 채널 셀에 연결된 스위치(S_B1)를 포함한다.
도 7에 도시된 실시예에서는, 하나의 버퍼로 R 채널, G 채널, B 채널의 모든 데이터를 순차적으로 출력할 수 있는 3채널-1앰프 방식의 예이다.
먼저, 내부 메모리(702)는 도 3에 도시된 예와 같이, 외부에서 입력되는 이미지 데이터를 입력받고, 소정 개수의 소스 라인의 이미지 데이터를 동일 색상의 채널이 이웃하도록 재배열하여 저장한다. 도 7의 실시예에서, 내부 메모리(702)는, 2개 소스 라인 단위의 이미지 데이터가 R 채널 별, G 채널 별, B 채널 별 데이터가 각각 서로 이웃하도록 재배열하여 저장한다.
36 to 12 비트 멀티플렉서(708)는 내부 메모리에서 판독한 36 비트의 이미지 데이터에서, 동일한 채널별 데이터 12 비트씩 순차적으로 출력한다. 즉, 멀티플렉서(708)는 입력된 36 비트의 이미지 데이터에서 먼저 제1 R 채널 데이터(R0<6>) 및 제2 R 채널 데이터(R1<6>)의 12 비트 데이터를 래치부(710)로 출력하고, 그 다음 제1 G 채널 데이터(G0<6>) 및 제2 G 채널 데이터(G1<6>)의 12 비트 데이터를 래치부(710)로 출력하고, 마지막으로, 제1 B 채널 데이터(B0<6>) 및 제2 B 채널 데이터(B1<6>)의 12 비트 데이터를 래치부(710)로 출력한다.
래치부(710)는 12 비트의 데이터를 입력받아 래치하고 동시에 제1 스위칭 신호(A)를 출력한다. 데이터 비교부(712)는 상기 12 비트의 데이터를 입력받아 래치하고 제1 소스 라인의 6 비트 채널 데이터와 제2 소스 라인의 6비트 채널 데이터의 동일성 여부를 판단한다. 그리고, 데이터 비교부(712)는 데이터가 상이하면 제2 스위칭 신호(B)를 출력하고, 데이터가 상이하면 제3 스위칭 신호(C)를 출력한다.
제1 스위치(S_A)는 제1 스위칭 신호(A)에 응답하여 턴 온 되고, 제2 스위치(S_B)는 제2 스위칭 신호(B)에 응답하여 턴 온 되고, 제3 스위칭(S_C)는 제3 스위칭 신호(C)에 응답하여 턴 온 된다. 그리고, 제1 소스 라인의 각 채널 스위치(S_R0, S_G0, S_B0)와 제2 소스 라인의 각 채널 스위치(S_R1, S_G1, S_B1)는 각각 순차적으로 하나씩 턴 온 된다.
따라서, 데이터 비교부(712)에서 데이터가 상이하다고 판단하면, 제1 스위칭 신호(A) 및 제2 스위칭 신호(B)에 의해, 제1 스위치(S_A) 및 제2 스위치(S_B)가 턴 온 되고, 각 소스 라인의 채널 데이터는 각각의 버퍼(A_BUF, B_BUF)를 통해 패널로 전달된다. 그리고, 데이터 비교부(712)에서 데이터가 동일하다고 판단하면, 제1 스위칭 신호(A) 및 제3 스위칭 신호(C)에 의해, 제1 스위치(S_A) 및 제3 스위치(S_C)가 턴 온 되고, 제1 버퍼(A_BUF)만이 턴 온 되어, 제1 소스 라인의 채널 데이터가 패널의 제1 소스 라인 및 제2 소스 라인으로 공통적으로 전달된다.
또한, 도 7에 도시된 실시예에서는 18 비트의 소스 라인 데이터가 아닌 6 비트의 채널 데이터를 비교하고 채널 별로 스위치를 제어하기 때문에, 더욱 효율적으로 전류 소모를 줄일 수 있다.
도 8 은 도 7에 도시된 디스플레이 패널 구동 회로에서의 세 가지 경우에 따른 스위칭 신호의 타이밍도를 나타낸다.
도 8의 첫 번째 경우(Case1)에서는 R 채널 데이터도 동일하고, G 채널 데이터도 동일하고 B 채널 데이터도 동일한 경우를 나타내며, 두 번째 경우(Case2)에서는 R 채널 데이터도 상이하고, G 채널 데이터도 상이하고, B 채널 데이터도 상이한 경우이다. 또한, 세 번째 경우(Case3)에서는 R 채널 데이터는 동일하고, G 채널 데이터는 상이하며, B 채널 데이터는 동일한 경우를 나타낸다.
또한, 도 8에 도시된 바와 같이, R 채널의 스위치를 스위칭하는 R 스위칭 신호(R), G 채널의 스위치를 스위칭하는 G 스위칭 신호(G), B 채널의 스위치를 스위칭하는 B 스위칭 신호(B)는 각각 순차적으로 로직 하이 상태로 천이하여 각 채널을 순차적으로 하나씩 연결한다.
먼저, 첫 번째 경우(Case1)의 R 채널 데이터가 출력될 때는, 제1 버퍼(A_BUF)만이 구동되어, R 채널 데이터가 제1 버퍼(A_BUF)를 통해, 패널의 R0 및 R1로 공통적으로 전달되며, 그 다음, G 채널 데이터가 출력될 때는, 제1 버퍼(A_BUF)만이 구동되어, G 채널 데이터가 제1 버퍼(A_BUF)를 통해, 패널의 G0 및 G1로 공통적으로 전달되며, 그 다음, B 채널 데이터가 출력될 때는, 제1 버퍼(A_BUF)만이 구동되어, B 채널 데이터가 제1 버퍼(A_BUF)를 통해, 패널의 B0 및 B1로 공통적으로 전달된다.
두 번째 경우(Case2)의 R 채널 데이터가 출력될 때는, 제1 소스 라인의 R 채널 데이터(R0)는 제1 버퍼(A_BUF)를 통해 전달되고 제2 소스 라인의 R 채널 데이터 (R1)는 제2 버퍼(B_BUF)를 통해 각각 전달되고, 그 다음, G 채널 데이터가 출력될 때는, 제1 소스 라인의 G 채널 데이터(G0)는 제1 버퍼(A_BUF)를 통해 전달되고 제2 소스 라인의 G 채널 데이터(G1)는 제2 버퍼(B_BUF)를 통해 각각 전달되고, 그 다음, B 채널 데이터가 출력될 때는, 제1 소스 라인의 B 채널 데이터(B0)는 제1 버퍼(A_BUF)를 통해 전달되고 제2 소스 라인의 B 채널 데이터(B1)는 제2 버퍼(B_BUF)를 통해 각각 전달된다.
세 번째 경우(Case1)의 R 채널 데이터가 출력될 때는, 제1 버퍼(A_BUF)만이 구동되어, R 채널 데이터가 제1 버퍼(A_BUF)를 통해, 패널의 R0 및 R1로 공통적으로 전달되며, 그 다음, G 채널 데이터가 출력될 때는, 제1 소스 라인의 G 채널 데이터(G0)는 제1 버퍼(A_BUF)를 통해 전달되고 제2 소스 라인의 G 채널 데이터(G1)는 제2 버퍼(B_BUF)를 통해 각각 전달되고, 그 다음, B 채널 데이터가 출력될 때는, 제1 버퍼(A_BUF)만이 구동되어, B 채널 데이터가 제1 버퍼(A_BUF)를 통해, 패널의 B0 및 B1로 공통적으로 전달된다.
도 9는 본 발명의 또 다른 실시예에 따른 디스플레이 패널 구동 회로의 일부를 개략적으로 나타낸다.
도 9에 도시된 본 발명의 다른 실시예에 따른 디스플레이 패널 구동 회로(900)는 입력되는 이미지 데이터를 각 소스 라인 별로 비교하는 방식이 아닌 내부 메모리로의 기록/판독 스킴만을 변경하고, 데이터의 출력 방식을 각 소스 라인 별로 순차적으로 출력하는 방식을 사용한다.
도 9를 참조하면, 디스플레이 구동 회로(900)는 내부 메모리(902), 소스 드 라이버(904), 패널(906)을 포함하고, 소스 드라이버(904)는 R 채널 멀티플렉서(R_MUX), G 채널 멀티플렉서(G_MUX), B 채널 멀티플렉서(B_MUX)를 포함하는 멀티플렉서부(908), R 채널 래치(R_latch), G 채널 래치(G_latch), B 채널 래치(B_latch)를 포함하는 래치부(910)를 포함한다.
R 채널 멀티플렉서(R_MUX)는 내부 메모리(902)에 저장된 이미지 데이터 중 R 채널 데이터를 입력받고 각 소스 라인 별로 순차적으로 출력한다. G 채널 멀티플렉서(G_MUX)는 내부 메모리(902)에 저장된 이미지 데이터 중 G 채널 데이터를 입력받고 각 소스 라인 별로 순차적으로 출력한다. B 채널 멀티플렉서(B_MUX)는 내부 메모리(902)에 저장된 이미지 데이터 중 B 채널 데이터를 입력받고 각 소스 라인 별로 순차적으로 출력한다. 도 9에 도시된 실시예에서, 각 채널 별 데이터의 크기는 6 비트이기 때문에, R 채널 멀티플렉서(R_MUX)는 18 비트의 R 채널 데이터들(R0<6>, R1<6>, R2<6>)을 입력받고, 6비트의 제1 R 채널 데이터(R0<6>), 6비트의 제2 R 채널 데이터(R1<6>), 6 비트의 제3 R 채널 데이터(R2<6>) 순으로 순차적으로 출력하는 18 to 6 비트 멀티플렉서이다. 또한, G 채널 멀티플렉서(G_MUX)는 18 비트의 G 채널 데이터들(G0<6>, G1<6>, G2<6>)을 입력받고, 6비트의 제1 G 채널 데이터(G0<6>), 6비트의 제2 G 채널 데이터(G1<6>), 6 비트의 제3 G 채널 데이터(G2<6>) 순으로 순차적으로 출력하는 18 to 6 비트 멀티플렉서이다. 또한, B 채널 멀티플렉서(B_MUX)는 18 비트의 B 채널 데이터들(B0<6>, B1<6>, B2<6>)을 입력받고, 6비트의 제1 B 채널 데이터(B0<6>), 6비트의 제2 B 채널 데이터(B1<6>), 6 비트의 제3 B 채널 데이터(B2<6>) 순으로 순차적으로 출력하는 18 to 6 비트 멀티플 렉서이다.
R 채널 래치(R_latch)는 R 채널 멀티플렉서(R_MUX)에서 순차적으로 출력되는 6 비트의 제1 R 채널 데이터(R0<6>), 6비트의 제2 R 채널 데이터(R1<6>), 6비트의 제3 R 채널 데이터(R2<6>)를 입력받고 각각 래치하는 6 비트의 래치부이다. 또한, G 채널 래치(G_latch)는 G 채널 멀티플렉서(G_MUX)에서 순차적으로 출력되는 6 비트의 제1 G 채널 데이터(G0<6>), 6비트의 제2 G 채널 데이터(G1<6>), 6비트의 제3 G 채널 데이터(G2<6>)를 입력받고 각각 래치하는 6 비트의 래치부이다. 또한, B 채널 래치(B_latch)는 B 채널 멀티플렉서(B_MUX)에서 순차적으로 출력되는 6 비트의 제1 B 채널 데이터(B0<6>), 6비트의 제2 B 채널 데이터(B1<6>), 6비트의 제3 B 채널 데이터(B2<6>)를 입력받고 각각 래치하는 6 비트의 래치부이다.
또한, 소스 드라이버(904)는, R 채널 래치(R_latch)에서 출력된 R 채널 데이터를 증폭하는 R 채널 버퍼(R_BUF), G 채널 래치(G_latch)에서 출력된 G 채널 데이터를 증폭하는 G 채널 버퍼(G_BUF), B 채널 래치(B_latch)에서 출력된 B 채널 데이터를 증폭하는 B 채널 버퍼(B_BUF)를 포함한다. 또한, 소스 드라이버(904)는 R 채널 버퍼(R_BUF)에서 출력된 이미지 데이터를 다수개의 각 소스 라인의 R 채널 화소(R0, R1, R2)로 전달하기 위한 다수개의 R 채널 스위치(R_A, R_B, R_C), G 채널 버퍼(G_BUF)에서 출력된 이미지 데이터를 다수개의 각 소스 라인의 G 채널 화소(G0, G1, G2)로 전달하기 위한 다수개의 G 채널 스위치(G_A, G_B, G_C), B 채널 버퍼(B_BUF)에서 출력된 이미지 데이터를 다수개의 각 소스 라인의 B 채널 화소(B0, B1, B2)로 전달하기 위한 다수개의 B 채널 스위치(B_A, B_B, B_C)를 포함한다.
스위치(R_A, G_A, B_A)는 제1 스위칭 신호(A)에 의해 동시에 턴 온 되며, 스위치(R_B, G_B, B_B)는 제2 스위칭 신호(B)에 의해 동시에 턴 온 되며, 스위치(R_C, G_C, B_C)는 제3 스위칭 신호(C)에 의해 동시에 스위칭 된다. 물론, 이때, 제1 스위칭 신호(A), 제2 스위칭 신호(B), 제3 스위칭 신호(C)는 순차적으로 인가되어, 각 소스 라인 별로 순차적으로 이미지를 디스플레이 할 수 있게 한다.
한편, 상기 스위칭 신호들(A, B, C)는 래치부(910)에서 출력될 수도 있고, 논리 제어부(미도시)에서 출력될 수도 있다.
한편, 도 9에 도시된 실시예에서 외부에서 입력되는 이미지 데이터를 내부 메모리에 저장하는 방식은 도 4 및 도 5에서 설명한 다른 실시예들과 동일한 방법을 사용한다. 따라서, 내부 메모리로의 이미지 데이터 재배열 방법의 설명은 생략한다.
도 10는 도 9에 도시된 실시예에서, R 채널 데이터를 출력하는 세 가지 경우를 나타내는 타이밍도이다.
즉, 도 10에 도시된 타이밍도는, 각 소스 라인의 R 채널 데이터, G 채널 데이터 및 B 채널 데이터 중 R 채널 데이터가 각 소스 라인 별로 순차적으로 출력되는 경우, 이웃하는 소스 라인과 데이터가 동일한 경우 또는 상이한 경우에 따른 각 신호들의 관계를 타이밍도로 나타낸 것이다.
도 10에서, HSYNC 는 수평 동기 신호이며, HSYNC 가 로직 하이인 구간에서 소스 드라이버의 데이터 출력이 진행된다. Latch는 래치부(910)에 입력되는 래치신호이다. 로직 하이의 Latch 신호가 래치부(910)로 인가되면, 첫 번째 소스 라인 의 제1 R 채널 데이터(R0<6>)를 래치하고, 다음 Latch 신호가 인가되면 두 번째 소스 라인의 제2 R 채널 데이터(R1<6>)를 래치하며, 다음 Latch 신호가 인가되면 세 번째 소스 라인이 제3 R 채널 데이터(R2<6>)를 래치하는 순을 반복한다.
제1 스위칭 신호(A)는 재1 소스 라인에 연결된 스위치(R_A)에 인가되고, 제2 스위칭 신호(B)는 제2 소스 라인에 연결된 스위치(R_B)에 인가되며, 제3 스위칭 신호(C)는 제3 소스 라인에 연결된 스위치(R_C)에 인가된다. 즉, 제1 스위칭 신호(A)가 로직 하이이면, 제1 소스 라인으로 제1 R 채널 데이터(R0<6>)가 전달되고, 제2 스위칭 신호(B)가 로직 하이이면, 제2 소스 라인으로 제2 R 채널 데이터(R1<6>)가 전달되고, 제3 스위칭 신호(C)가 로직 하이이면, 제3 소스라인으로 제3 R 채널 데이터(R2<6>)가 전달된다.
또한, INR 는 R 채널 버퍼(R_BUF)로 입력되는 데이터 신호이고, OUTR는 R 채널 버퍼(R_BUF)에서 출력되는 데이터 신호이다.
도 10에서 첫 번째 경우(Case1)는 제1 내지 제3 소스 라인의 R 채널 데이터가 모두 동일한 경우이다. 이 경우 R 채널 버퍼(R_BUF)에 입력되는 INR 신호는 제1 내지 제3 스위칭 신호(A, B, C)가 순차적으로 인가되는 동안 일정한 값을 갖기 때문에, R 채널 버퍼(R_BUF)에서 출력되는 OUTR 신호도 스위칭 신호가 변경되는 순간을 제외하고는 일정한 값을 갖는다. 따라서, 하나의 R 채널 버퍼(R_BUF)를 가지고 세 소스 라인에 동일한 데이터를 전달할 수 있고, 전류의 낭비도 줄이게 된다. 즉, 연속되어 입/출력되는 신호의 레벨이 일정하면, R 채널 버퍼(R_BUF) 내의 동적 전류(dynamic current)가 동일하고 로드 전류(load current)만 공급하면 되기 때문 에 그만큼 전류 소모가 줄어들게 된다.
두 번째 경우(Case2)는 제1 R 채널 데이터(R0<6>)와 제2 R 채널 데이터(R1<6>)가 상이하고, 제2 R 채널 데이터(R1<6>)와 제3 R 채널 데이터(R2<6>)가 동일한 경우를 나타낸다. 이 경우 R 채널 버퍼(R_BUF)에 입력되는 INR 신호는 제1 스위칭 신호(A)가 인가될 때와 제2 스위칭 신호(B)가 인가될 때가 상이하다. 따라서, R 채널 버퍼(R_BUF)에서 출력되는 OUTR 신호도 INR 신호에 따라 변화된다. 따라서, 제1 소스 라인에 전달되는 이미지 데이터와 제2 소스 라인에 전달되는 이미지 데이터가 다른 값을 갖는다. 또한, R 채널 버퍼(R_BUF)에 입력되는 INR 신호는 제2 스위칭 신호(B)가 인가될 때와 제3 스위칭 신호(C)가 인가될 때 동일한 값을 갖는다. 따라서, R 채널 버퍼(R_BUF)에서 출력되는 OUTR 신호도 스위칭 신호가 변경되는 순간을 제외하고는 일정한 값을 갖는다. 따라서, 제2 소스 라인에 전달되는 이미지 데이터와 제3 소스 라인에 전달되는 이미지 데이터가 동일하다.
세 번째 경우(Case1)는 제1 R 채널 데이터(R0<6>)와 제2 R 채널 데이터(R1<6>)가 동일하고, 제2 R 채널 데이터(R1<6>)와 제3 R 채널 데이터(R2<6>)가 상이한 경우를 나타낸다. R 채널 버퍼(R_BUF)에 입력되는 INR 신호는 제1 스위칭 신호(A)가 인가될 때와 제2 스위칭 신호(B)가 인가될 때 동일한 값을 갖는다. 따라서, R 채널 버퍼(R_BUF)에서 출력되는 OUTR 신호도 스위칭 신호가 변경되는 순간을 제외하고는 일정한 값을 갖는다. 따라서, 제1 소스 라인에 전달되는 이미지 데이터와 제2 소스 라인에 전달되는 이미지 데이터가 동일하다. 또한, R 채널 버퍼(R_BUF)에 입력되는 INR 신호는 제2 스위칭 신호(B)가 인가될 때와 제3 스위칭 신 호(C)가 인가될 때가 상이하다. 따라서, R 채널 버퍼(R_BUF)에서 출력되는 OUTR 신호도 INR 신호에 따라 변화된다. 따라서, 제2 소스 라인에 전달되는 이미지 데이터와 제3 소스 라인에 전달되는 이미지 데이터가 다른 값을 갖는다.
도 9에 도시된 실시예에서도 도 7에 도시된 실시예와 같이 18 비트의 소스 라인 데이터가 아닌 6 비트의 각 채널 별로 데이터 비교하고 채널 별로 스위칭을 하기 때문에 더욱 효율적으로 전류 소모를 줄일 수 있다.
한편, 디스플레이 패널 구동 회로가 멀티 채널로 발전할수록 소스 드라이버의 지연 타이밍은 빨라져야 한다. 따라서, 멀티 채널의 경우 데이터 비교 방식을 적용하여 버퍼를 온/오프할 경우 버퍼의 지연 타이밍이 여기에 따라가지 못하는 경우가 발생할 수 있다. 하지만, 도 9에 도시된 실시예에서는, 데이터 비교 방식을 이용하지 않고도 메모리로의 이미지 데이터의 재정렬을 통해서 다수개의 소스 라인을 구동하기 때문에, 멀티 채널에서 고속 동작을 하는 경우에도 적용이 가능하다.
즉, 인접한 셀의 R/G/B 각 데이터가 색상별로 동일할 경우 소스 드라이버의 버퍼의 입/출력 레벨은 동일하게 된다. 따라서, 버퍼 내의 동적 전류(dynamic current)는 동일하게 되며, 로드 전류(load current)만 공급을 하기 때문에 전체 버퍼의 소비전력은 종래 기술에 비해 적어도 5% 이상 절감할 수 있다.
한편, 도 9에 도시된 실시예에서는 입력되는 이미지 데이터가 같은 채널별로 내부 메모리(902)에 저장되었지만, 같은 채널 별로 저장되지 않고 R 채널 데이터(R0<6>), G 채널 데이터(G0<6>), B 채널 데이터(B0<6>), R 채널 데이터(R1<6>), G 채널 데이터(G1<6>).... 의 순으로 저장될 수도 있다. 이 경우에는, 멀티플렉서부 (908)에서 같은 채널 데이터끼리 멀티플렉싱하면, 도 9에 도시된 실시예와 동일한 결과를 얻을 수 있다. 즉, 내부 메모리에는 같은 채널 데이터가 아닌 입력된 순서대로 이미지 데이터를 저장하는 경우에도, 내부의 멀티플렉서 또는 연결 라인을 조정하여 도 9에 도시된 버퍼 및 스위치 구조를 그대로 이용할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 디스플레이 패널 구동 회로에 따르면, 전류 소모를 현저히 줄이면서 소스 드라이버의 배치 면적을 최소화할 수 있게 된다. 그 결과, 디스플레이 패널 구동 회로의 면적을 줄일 수 있고, 휴대용 전자 장치에서 디스플레이에 소비되는 전류의 낭비도 현저히 줄일 수 있다.

Claims (35)

  1. 소스 드라이버, 내부 메모리, 디스플레이 패널을 포함하는 디스플레이 구동 회로에 있어서,
    상기 소스 드라이버는 2개의 소스 라인에 연결되어 상기 2개의 소스 라인을 제어하는 병렬로 연결된 다수개의 단위 소스 드라이버를 포함하며,
    상기 내부 메모리는 상기 단위 소스 드라이버의 상기 2개의 소스 라인의 이미지 데이터를 동일 색상의 채널이 이웃하도록 재배열하여 저장하며,
    상기 단위 소스 드라이버는,
    상기 내부 메모리에 저장된 상기 2개 소스 라인의 이미지 데이터를 입력받아 상기 2개 소스 라인의 이미지 데이터의 동일 여부를 판단하고, 그 비교 결과 데이터가 다르면 제1 스위칭 신호를 출력하고, 데이터가 동일하면, 제2 스위칭 신호를 출력하는 데이터 비교부;
    상기 데이터 비교부에서 출력되는 각 채널 데이터를 증폭하는 다수개의 버퍼부, 및 상기 다수개의 버퍼부와 상기 2개의 소스 라인의 각 채널 별 셀 사이에 연결된 다수개의 스위치를 구비하며, 상기 제1 및 제2 스위칭 신호에 응답하여 상기 데이터 비교부에서 출력되는 이미지 데이터를 상기 2개의 소스 라인으로 출력하는 것을 제어하는 제어부를 포함하고,
    상기 제어부는, 상기 제2 스위칭 신호에 응답하여, 상기 다수개의 버퍼부들 중 상기 2개의 소스 라인 중 어느 한 소스 라인에 대응되는 버퍼부들을 턴 온하고, 나머지 버퍼부들을 턴 오프하여, 상기 제1 소스 라인 및 제2 소스 라인은 상기 턴 온된 버퍼부에서 출력된 신호가 전달되는 것을 특징으로 하는 디스플레이 구동 회로.
  2. 제 1 항에 있어서,
    상기 2개의 소스 라인들은 서로 인접한 소스 라인인 것을 특징으로 하는 디스플레이 구동 회로.
  3. 제 1 항에 있어서,
    상기 이미지 데이터의 채널은, R 채널, G 채널, B 채널로 구성되며, 상기 데이터 비교부는, 상기 제1 소스 라인의 제1 R 채널의 데이터와 제2 소스 라인의 제2 R 채널 데이터가 동일하고, 상기 제1 소스 라인의 제1 G 채널의 데이터와 제2 소스 라인의 제2 G 채널 데이터가 동일하고, 상기 제1 소스 라인의 제1 B 채널의 데이터와 제2 소스 라인의 제2 B 채널 데이터가 동일하면, 상기 제1 소스 라인의 이미지 데이터와 상기 제2 소스 라인의 이미지 데이터가 동일하다고 판단하는 것을 특징으로 하는 디스플레이 구동 회로.
  4. 제 3 항에 있어서,
    상기 각 채널의 데이터 비교 할 때, 상기 각 채널의 데이터의 MSB와 LSB가 매칭되면 동일한 것으로 판단하는 것을 특징으로 디스플레이 구동 회로.
  5. 제 3 항에 있어서,
    상기 디스플레이 구동 회로는,
    외부에서 입력된 기록 인에이블 신호에 응답하여 하나의 소스 라인의 이미지 데이터가 입력되는 시간에 대응되는 타이밍으로 제1 논리 상태와 제2 논리 상태의 천이를 반복하는 내부 기록 인에이블 신호를 생성하여 출력하는 논리 제어부를 더 포함하며,
    상기 내부 메모리는 상기 내부 기록 인에이블 신호에 응답하여, 외부에서 입력되는 제1 소스 라인 및 제2 소스 라인의 이미지 데이터를 동일 색상의 채널이 이웃하도록 재배열하여 상기 내부 메모리에 저장하는 것을 특징으로 하는 디스플레이 구동 회로.
  6. 제 5 항에 있어서,
    상기 내부 메모리는, 상기 내부 기록 인에이블 신호가 제1 논리 상태인 경우에는 상기 내부 메모리 내부의 홀 수번째 레지스터에 상기 제1 소스 라인 이미지 데이터의 각 채널의 데이터를 저장하고, 상기 내부 기록 인에이블 신호가 제2 논리 상태인 경우에는 상기 내부 메모리 내부의 짝수 번째 레지스터에 상기 제2 소스 라인 이미지 데이터의 각 채널의 데이터를 저장하는 것을 특징으로 하는 디스플레이 구동 회로.
  7. 제 5 항에 있어서,
    상기 각 채널의 데이터는 n 비트로 구성되고, 상기 제1 및 제2 소스 라인의 이미지 데이터는 3n 비트로 구성되며,
    상기 디스플레이 구동 회로는, 3n 비트의 더미 데이터를 생성하는 더미 데이터 생성부; 및
    상기 3n 비트의 소스 라인 이미지 데이터에 상기 3n 비트의 더미 데이터를 n 비트의 각 채널 데이터씩 교차 합산하여 6n 비트의 데이터를 생성하는 합산부를 더 포함하고,
    상기 내부 메모리는, 상기 내부 기록 인에이블 신호의 제1 논리 상태에 응답하여 상기 합산부에서 출력된 6n 비트의 데이터 중 상기 제1 소스 라인의 화소 데이터만을 저장하고, 상기 내부 기록 인에이블 신호의 제2 논리 상태에 응답하여 상기 합산부에서 출력된 다음 6n 비트의 데이터 중 상기 제2 소스 라인의 화소 데이터만을 저장하는 것을 특징으로 하는 디스플레이 구동 회로.
  8. 제 5 항에 있어서,
    상기 제어부는,
    상기 제1 소스 라인의 R 채널 데이터를 증폭하는 제1 R 채널 버퍼;
    상기 제1 소스 라인의 G 채널 데이터를 증폭하는 제1 G 채널 버퍼;
    상기 제1 소스 라인의 B 채널 데이터를 증폭하는 제1 B 채널 버퍼;
    상기 제1 R 채널 버퍼와 상기 제1 소스 라인의 R 채널 화소를 연결하는 제1 R 스위치;
    상기 제1 G 채널 버퍼와 상기 제1 소스 라인의 G 채널 화소를 연결하는 제1 G 스위치;
    상기 제1 B 채널 버퍼와 상기 제1 소스 라인의 B 채널 화소를 연결하는 제1 B 스위치;
    상기 제2 소스 라인의 R 채널 데이터를 증폭하는 제2 R 채널 버퍼;
    상기 제2 소스 라인의 G 채널 데이터를 증폭하는 제2 G 채널 버퍼;
    상기 제2 소스 라인의 B 채널 데이터를 증폭하는 제2 B 채널 버퍼;
    상기 제2 R 채널 버퍼와 상기 제2 소스 라인의 R 채널 화소를 연결하는 제2 R 스위치;
    상기 제2 G 채널 버퍼와 상기 제2 소스 라인의 G 채널 화소를 연결하는 제2 G 스위치;
    상기 제2 B 채널 버퍼와 상기 제2 소스 라인의 B 채널 화소를 연결하는 제2 B 스위치;
    상기 제1 R 스위치의 출력단과 제2 R 스위치의 출력단 사이에 연결된 제3 R 스위치;
    상기 제1 G 스위치의 출력단과 제2 G 스위치의 출력단 사이에 연결된 제3 G 스위치; 및
    상기 제1 B 스위치의 출력단과 제2 B 스위치의 출력단 사이에 연결된 제3 B 스위치를 포함하며,
    상기 제1 스위칭 신호에 응답하여, 상기 제1 R 스위치, 제1 G 스위치, 제1 B 스위치, 제2 R 스위치, 제2 G 스위치, 및 제2 B 스위치가 턴 온되고, 상기 제3 R 스위치, 제3 G 스위치, 및 제3 B 스위치가 턴 오프되며,
    상기 제2 스위칭 신호에 응답하여, 상기 제1 R 스위치, 제1 G 스위치, 제1 B 스위치, 제3 R 스위치, 제3 G 스위치, 및 제3 B 스위치가 턴 온 되고, 상기 제2 R 스위치, 제2 G 스위치, 및 제2 B 스위치가 턴 오프되는 것을 특징으로 하는 디스플레이 구동 회로.
  9. 제 8 항에 있어서,
    상기 단위 소스 드라이버는,
    상기 내부 메모리에 저장된 상기 2개 소스 라인의 이미지 데이터를 입력받아 래치하고, 상기 데이터를 래치하는 동안 제3 스위칭 신호를 출력하는 래치부를 더 포함하고,
    상기 제1 R 스위치, 제1 G 스위치, 및 제1 B 스위치는 상기 제3 스위칭 신호에 응답하여 턴 온되는 것을 특징으로 하는 디스플레이 구동 회로.
  10. 소스 드라이버, 내부 메모리, 디스플레이 패널을 포함하는 디스플레이 구동 회로에 있어서,
    상기 소스 드라이버는 2개의 소스 라인에 연결되어 상기 2개의 소스 라인을 제어하는 병렬로 연결된 다수개의 단위 소스 드라이버를 포함하며,
    상기 내부 메모리는 상기 단위 소스 드라이버의 상기 2개의 소스 라인의 이미지 데이터를 동일 색상의 채널이 이웃하도록 재배열하여 저장하며,
    상기 단위 소스 드라이버는,
    상기 내부 메모리에 저장된 상기 2개 소스 라인의 이미지 데이터를 입력받아 상기 2개 소스 라인의 이미지 데이터의 동일 여부를 판단하고, 그 비교 결과 데이터가 다르면 제1 스위칭 신호를 출력하고, 데이터가 동일하면, 제2 스위칭 신호를 출력하는 데이터 비교부;
    상기 2개의 소스 라인 중 제1 소스 라인을 제어하는 제1 제어부; 및
    상기 2개의 소스 라인 중 제2 소스 라인을 제어하는 제2 제어부를 포함하며,
    여기서, 상기 단위 소스 라인 드라이버는 상기 제2 스위칭 신호에 응답하여, 상기 제1 제어부 및 상기 제2 제어부 중 어느 하나는 턴 온 되고 나머지 하나는 턴 오프되어, 상기 제1 소스 라인 및 제2 소스 라인은 상기 턴 온된 제어부에서 출력된 신호가 전달되는 것을 특징으로 하는 디스플레이 구동 회로.
  11. 제 10 항에 있어서,
    상기 2개의 소스 라인들은 서로 인접한 소스 라인인 것을 특징으로 하는 디스플레이 구동 회로.
  12. 제 10 항에 있어서,
    상기 이미지 데이터의 채널은, R 채널, G 채널, B 채널로 구성되며, 상기 데 이터 비교부는, 상기 제1 소스 라인의 제1 R 채널의 데이터와 제2 소스 라인의 제2 R 채널 데이터가 동일하고, 상기 제1 소스 라인의 제1 G 채널의 데이터와 제2 소스 라인의 제2 G 채널 데이터가 동일하고, 상기 제1 소스 라인의 제1 B 채널의 데이터와 제2 소스 라인의 제2 B 채널 데이터가 동일하면, 상기 제1 소스 라인의 이미지 데이터와 상기 제2 소스 라인의 이미지 데이터가 동일하다고 판단하는 것을 특징으로 하는 디스플레이 구동 회로.
  13. 제 12 항에 있어서,
    상기 디스플레이 구동 회로는,
    외부에서 입력된 기록 인에이블 신호에 응답하여 하나의 소스 라인의 이미지 데이터가 입력되는 시간에 대응되는 타이밍으로 제1 논리 상태와 제2 논리 상태의 천이를 반복하는 내부 기록 인에이블 신호를 생성하여 출력하는 논리 제어부를 더 포함하며,
    상기 내부 메모리는, 상기 내부 기록 인에이블 신호가 제1 논리 상태인 경우에는 상기 내부 메모리 내부의 홀 수번째 레지스터에 상기 제1 소스 라인 이미지 데이터의 각 채널의 데이터를 저장하고, 상기 내부 기록 인에이블 신호가 제2 논리 상태인 경우에는 상기 내부 메모리 내부의 짝수 번째 레지스터에 상기 제2 소스 라인 이미지 데이터의 각 채널의 데이터를 저장하여, 외부에서 입력되는 제1 소스 라인 및 제2 소스 라인의 이미지 데이터를 동일 색상의 채널이 이웃하도록 재배열하여 상기 내부 메모리에 저장하는 것을 특징으로 하는 디스플레이 구동 회로.
  14. 제 13 항에 있어서,
    상기 제1 제어부는 상기 제1 소스 라인의 이미지 데이터를 상기 각 채널 별로 순차적으로 출력하는 제1 버퍼를 구비하고,
    상기 제2 제어부는 상기 제2 소스 라인의 이미지 데이터를 상기 각 채널 별로 순차적으로 출력하는 제2 버퍼를 구비하는 것을 특징으로 하는 디스플레이 구동 회로.
  15. 제 14 항에 있어서,
    상기 각 채널의 데이터는 n 비트로 구성되고, 상기 제1 및 제2 소스 라인의 이미지 데이터는 3n 비트로 구성되며,
    상기 디스플레이 구동 회로는, 3n 비트의 더미 데이터를 생성하는 더미 데이터 생성부; 및
    상기 3n 비트의 소스 라인 이미지 데이터에 상기 3n 비트의 더미 데이터를 n 비트의 각 채널 데이터씩 교차 합산하여 6n 비트의 데이터를 생성하는 합산부를 더 포함하고,
    상기 내부 메모리는, 상기 내부 기록 인에이블 신호의 제1 논리 상태에 응답하여 상기 합산부에서 출력된 6n 비트의 데이터 중 상기 제1 소스 라인의 화소 데이터만을 저장하고, 상기 내부 기록 인에이블 신호의 제2 논리 상태에 응답하여 상기 합산부에서 출력된 다음 6n 비트의 데이터 중 상기 제2 소스 라인의 화소 데이 터만을 저장하는 것을 특징으로 하는 디스플레이 구동 회로.
  16. 제 15 항에 있어서
    상기 제1 제어부는
    상기 제1 버퍼의 출력단에 연결된 제1 스위치;
    상기 제1 스위치의 출력단과 상기 제1 소스 라인의 R 채널 화소를 연결하는 제1 R 스위치;
    상기 제1 스위치의 출력단과 상기 제1 소스 라인의 G 채널 화소를 연결하는 제1 G 스위치; 및
    상기 제1 스위치의 출력단과 상기 제1 소스 라인의 B 채널 화소를 연결하는 제1 B 스위치를 더 포함하고,
    상기 제2 제어부는
    상기 제2 버퍼의 출력단에 연결된 제2 스위치;
    상기 제2 스위치의 출력단과 상기 제2 소스 라인의 R 채널 화소를 연결하는 제2 R 스위치;
    상기 제2 스위치의 출력단과 상기 제2 소스 라인의 G 채널 화소를 연결하는 제2 G 스위치; 및
    상기 제2 스위치의 출력단과 상기 제2 소스 라인의 B 채널 화소를 연결하는 제2 B 스위치를 더 포함하고,
    상기 제1 스위치의 출력단과 상기 제2 스위치의 출력단 사이에는 제3 스위치 가 연결되며,
    상기 제1 스위칭 신호에 응답하여, 상기 제1 스위치, 상기 제2 스위치가 턴 온 되고,턴 온되고, 상기 제3 스위치가 턴 오프되며,
    상기 제2 스위칭 신호에 응답하여, 상기 제1 스위치 및 상기 제2 스위치 중의 어느 한 스위치와 상기 제3 스위치가 턴 온 되고, 상기 제1 스위치 및 상기 제2 스위치 중 나머지 한 스위치는 턴 오프되며,
    상기 제1 R 스위치, 제1 G 스위치, 제1 B 스위치는 상기 제1 버퍼가 채널 별 데이터를 순차적으로 출력할 때 이에 대응하여 순차적으로 턴 온되고, 제2 R 스위치, 제2 G 스위치, 및 제2 B 스위치는 상기 제2 버퍼가 채널 별 데이터를 순차적으로 출력할 때 이에 대응하여 순차적으로 턴 온 되는 것을 특징으로 하는 디스플레이 구동 회로.
  17. 소스 드라이버, 내부 메모리, 디스플레이 패널을 포함하는 디스플레이 구동 회로에 있어서,
    상기 소스 드라이버는 다수개의 소스 라인에 연결되어 상기 다수개의 소스 라인을 제어하는 병렬로 연결된 다수개의 단위 소스 드라이버를 포함하며,
    상기 내부 메모리는 상기 단위 소스 드라이버의 상기 다수개의 소스 라인의 이미지 데이터를 동일 색상의 채널이 이웃하도록 재배열하여 저장하며,
    상기 단위 소스 드라이버는,
    상기 내부 메모리에 저장된 상기 다수개 소스 라인의 이미지 데이터를 입력 받아 상기 다수개 소스 라인의 이미지 데이터의 동일 여부를 판단하고, 그 비교 결과 데이터가 다르면 제1 스위칭 신호를 출력하고, 데이터가 동일하면, 제2 스위칭 신호를 출력하는 데이터 비교부; 및
    상기 데이터 비교부에서 출력된 이미지 데이터를 입력받아 증폭하고 상기 각 소스 라인으로의 출력을 각각 제어하는 다수개의 제어부를 포함하며,
    여기서, 상기 단위 소스 라인 드라이버는 상기 제2 스위칭 신호에 응답하여, 상기 다수개의 제어부들 중 어느 한 소스 라인에 대응되는 제어부는 턴 온 되고 나머지 제어부들은 턴 오프되어, 상기 다수개의 소스 라인은 상기 턴 온된 제어부에서 출력된 신호가 전달되는 것을 특징으로 하는 디스플레이 구동 회로.
  18. 제 17 항에 있어서,
    상기 다수개의 소스 라인들은 서로 인접한 소스 라인인 것을 특징으로 하는 디스플레이 구동 회로.
  19. 제 17 항에 있어서,
    상기 이미지 데이터의 채널은, R 채널, G 채널, B 채널로 구성되며, 상기 데이터 비교부는, 상기 다수개의 소스 라인의 각 R 채널 데이터들이 동일하고, 각 G 채널 데이터들이 동일하며, 각 B 채널 데이터들이 동일하면, 상기 다수개의 소스 라인의 이미지 데이터가 동일하다고 판단하는 것을 특징으로 하는 디스플레이 구동 회로.
  20. 제 19 항에 있어서,
    상기 각 채널의 데이터 비교 할 때, 상기 각 채널의 데이터의 MSB와 LSB가 매칭되면 동일한 것으로 판단하는 것을 특징으로 디스플레이 구동 회로.
  21. 제 19 항에 있어서,
    상기 디스플레이 구동 회로는,
    외부에서 입력된 기록 인에이블 신호에 응답하여 하나의 소스 라인의 이미지 데이터가 입력되는 시간에 대응되는 타이밍으로 제1 논리 상태와 제2 논리 상태의 천이를 반복하는 내부 기록 인에이블 신호를 생성하여 출력하는 논리 제어부를 더 포함하며,
    상기 내부 메모리는 상기 다수개의 소스 라인 이미지 데이터의 각 채널 데이터를 저장하기 위한 다수개의 레지스터를 포함하며, 상기 내부 기록 인에이블 신호 논리 상태가 천이할 때마다, 입력되는 상기 하나의 소스 라인의 이미지 데이터를 상기 다수개의 소스 라인의 개수에 대응되는 간격으로 상기 레지스터에 저장하는 것을 특징으로 하는 디스플레이 구동 회로.
  22. 제 21 항에 있어서,
    상기 각 채널의 데이터는 n 비트로 구성되고, 상기 각 소스 라인의 이미지 데이터는 3n 비트로 구성되며,
    상기 디스플레이 구동 회로는, 3n 비트의 더미 데이터를 생성하는 더미 데이터 생성부; 및
    상기 3n 비트의 소스 라인 이미지 데이터에 상기 3n 비트의 더미 데이터를 n 비트의 각 채널 데이터씩 교차 합산하여 6n 비트의 데이터를 생성하는 합산부를 더 포함하고,
    상기 내부 메모리는, 상기 내부 기록 인에이블 신호의 논리 상태의 천이에 응답하여 상기 합산부에서 출력된 6n 비트의 데이터 중 상기 이미지 데이터만을 저장하는 것을 특징으로 하는 디스플레이 구동 회로.
  23. 제 22 항에 있어서,
    상기 제어부는,
    상기 각 소스 라인의 각 R 채널 데이터들을 각각 증폭하는 다수개의 R 채널 버퍼들;
    상기 각 소스 라인의 각 G 채널 데이터들을 각각 증폭하는 다수개의 G 채널 버퍼들;
    상기 각 소스 라인의 각 B 채널 데이터들을 각각 증폭하는 다수개의 B 채널 버퍼들;
    상기 각 R 채널 버퍼와 상기 각 소스 라인의 R 채널 화소를 각각 연결하는 다수개의 R 스위치들;
    상기 각 G 채널 버퍼와 상기 각 소스 라인의 G 채널 화소를 각각 연결하는 다수개의 G 스위치들;
    상기 각 B 채널 버퍼와 상기 각 소스 라인의 B 채널 화소를 각각 연결하는 다수개의 B 스위치들;
    상기 R 스위치들 중 어느 한 스위치의 출력단과 나머지 R 스위치들의 출력단 사이에 연결된 다수개의 R 연결 스위치;
    상기 G 스위치들 중 어느 한 스위치의 출력단과 나머지 G 스위치들의 출력단 사이에 연결된 다수개의 G 연결 스위치; 및
    상기 B 스위치들 중 어느 한 스위치의 출력단과 나머지 B 스위치들의 출력단 사이에 연결된 다수개의 B 연결 스위치를 포함하고,
    상기 제1 스위칭 신호에 응답하여, 상기 다수개의 R 스위치들, 상기 다수개의 G 스위치들, 및 상기 다수개의 B 스위치들이 턴 온되고, 상기 다수개의 R 연결 스위치들, 상기 다수개의 G 연결 스위치들, 및 상기 다수개의 B 연결 스위치들은 턴 오프되며,
    상기 제2 스위칭 신호에 응답하여, 상기 R 스위치들 중 상기 어느 한 스위치, 상기 G 스위치들 중 상기 어느 한 스위치, 상기 B 스위치들 중 상기 어느 한 스위치, 상기 다수개의 R 연결 스위치들, 상기 다수개의 G 연결 스위치들, 및 상기 다수개의 B 연결 스위치들이 턴 온되고, 나머지 R 스위치들, 나머지 G 스위치들, 및 나머지 B 스위치들은 턴 오프되는 것을 특징으로 하는 디스플레이 구동 회로.
  24. 제 23 항에 있어서,
    상기 단위 소스 드라이버는,
    상기 내부 메모리에 저장된 상기 다수개 소스 라인의 이미지 데이터를 입력받아 래치하고, 상기 데이터를 래치하는 동안 제3 스위칭 신호를 출력하는 래치부를 더 포함하고,
    상기 R 스위치들 중 상기 어느 한 스위치, 상기 G 스위치들 중 상기 어느 한 스위치, 및 상기 B 스위치들 중 상기 어느 한 스위치는 상기 제3 스위칭 신호에 응답하여 턴 온되는 것을 특징으로 하는 디스플레이 구동 회로.
  25. 제 21 항에 있어서,
    상기 제어부는
    상기 각각의 소스 라인에 대응하여, 상기 각 소스 라인의 이미지 데이터를 상기 각 채널 별로 순차적으로 출력하는 다수개의 버퍼를 구비하는 것을 특징으로 하는 디스플레이 구동 회로.
  26. 제 25 항에 있어서,
    상기 각 채널의 데이터는 n 비트로 구성되고, 상기 각 소스 라인의 이미지 데이터는 3n 비트로 구성되며,
    상기 디스플레이 구동 회로는, 3n 비트의 더미 데이터를 생성하는 더미 데이터 생성부; 및
    상기 3n 비트의 소스 라인 이미지 데이터에 상기 3n 비트의 더미 데이터를 n 비트의 각 채널 데이터씩 교차 합산하여 6n 비트의 데이터를 생성하는 합산부를 더 포함하고,
    상기 내부 메모리는, 상기 내부 기록 인에이블 신호의 논리 상태의 천이에 응답하여 상기 합산부에서 출력된 6n 비트의 데이터 중 상기 이미지 데이터만을 저장하는 것을 특징으로 하는 디스플레이 구동 회로.
  27. 제 26 항에 있어서,
    상기 제어부는,
    상기 다수개의 버퍼들 각각의 출력단에 연결된 다수개의 제1 스위치 그룹;
    상기 제1 스위치 그룹의 각 스위치의 출력단과 대응되는 소스 라인의 R 채널 화소를 각각 연결하는 다수개의 R 스위치 그룹;
    상기 제1 스위치 그룹의 각 스위치의 출력단과 대응되는 소스 라인의 G 채널 화소를 각각 연결하는 다수개의 G 스위치 그룹;
    상기 제1 스위치 그룹의 각 스위치의 출력단과 대응되는 소스 라인의 B 채널 화소를 각각 연결하는 다수개의 B 스위치 그룹; 및
    상기 제1 스위치 그룹의 어느 한 스위치의 출력단과 상기 제1 스위치 그룹의 나머지 스위치들의 출력단을 각각 연결하는 제2 스위치 그룹을 포함하고,
    상기 제1 스위칭 신호에 응답하여 상기 제1 스위치 그룹의 스위치들이 턴 온되고 상기 제2 스위치 그룹의 스위치들이 턴 오프되며,
    상기 제2 스위칭 신호에 응답하여 상기 제1 스위치 그룹의 상기 한 스위치, 및 상기 제2 스위치 그룹의 스위치들이 턴 온되고 상기 제1 스위치 그룹의 상기 나머지 스위치들은 턴 오프되며,
    상기 다수개의 R 스위치 그룹, 상기 다수개의 G 스위치 그룹, 및 상기 다수개의 B 스위치 그룹의 스위치들은 상기 다수개의 버퍼들이 채널별 데이터를 순차적으로 출력할 때 이에 대응하여 순차적으로 턴 온되는 것을 특징으로 하는 디스플레이 구동 회로.
  28. 소스 드라이버, 내부 메모리, 디스플레이 패널을 포함하는 디스플레이 구동 회로에 있어서,
    상기 소스 드라이버는 다수개의 소스 라인에 연결되어 상기 다수개의 소스 라인을 제어하는 병렬로 연결된 다수개의 단위 소스 드라이버를 포함하며,
    상기 단위 소스 드라이버는,
    상기 내부 메모리에 저장된 이미지 데이터 중 R 채널 데이터를 입력받고 각 소스 라인 별로 순차적으로 출력하는 R 채널 멀티플렉서;
    상기 내부 메모리에 저장된 이미지 데이터 중 G 채널 데이터를 입력받고 각 소스 라인 별로 순차적으로 출력하는 G 채널 멀티플렉서;
    상기 내부 메모리에 저장된 이미지 데이터 중 B 채널 데이터를 입력받고 각 소스 라인 별로 순차적으로 출력하는 B 채널 멀티플렉서;
    상기, R, G, B 채널 멀티플렉서들의 출력을 입력받아 래치하는 래치부;
    상기 래치부에서 출력된 이미지 데이터 중 상기 R 채널 데이터를 상기 다수 개의 소스 라인별로 순차적으로 입력받고 상기 각 소스 라인의 R 채널 화소들에 연결된 R 채널 제어부;
    상기 래치부에서 출력된 이미지 데이터 중 상기 G 채널 데이터를 상기 다수개의 소스 라인별로 순차적으로 입력받고 상기 각 소스 라인의 G 채널 화소들에 연결된 G 채널 제어부; 및
    상기 래치부에서 출력된 이미지 데이터 중 상기 B 채널 데이터를 상기 다수개의 소스 라인별로 순차적으로 입력받고 상기 각 소스 라인의 B 채널 화소들에 연결된 B 채널 제어부를 포함하며,
    여기서, 상기 R 채널 제어부, 상기 G 채널 제어부, 및 상기 B 채널 제어부는 순차적으로 입력된 상기 다수개의 소스 라인의 이미지를 각각 R 채널 화소 라인, G 채널 화소 라인, 및 B 채널 화소 라인에 연속하여 출력하는 것을 특징으로 하는 디스플레이 구동 회로.
  29. 제 28 항에 있어서,
    상기 내부 메모리는 상기 단위 소스 드라이버의 상기 다수개의 소스 라인의 이미지 데이터를 동일 색상의 채널이 이웃하도록 재배열하여 저장하는 것을 특징으로 하는 디스플레이 구동 회로.
  30. 제 29 항에 있어서,
    상기 다수개의 소스 라인들은 서로 인접한 소스 라인인 것을 특징으로 하는 디스플레이 구동 회로.
  31. 제 29 항에 있어서,
    상기 디스플레이 구동 회로는,
    외부에서 입력된 기록 인에이블 신호에 응답하여 하나의 소스 라인의 이미지 데이터가 입력되는 시간에 대응되는 타이밍으로 제1 논리 상태와 제2 논리 상태의 천이를 반복하는 내부 기록 인에이블 신호를 생성하여 출력하는 논리 제어부를 더 포함하며,
    상기 내부 메모리는 상기 다수개의 소스 라인 이미지 데이터의 각 채널 데이터를 저장하기 위한 다수개의 레지스터를 포함하며, 상기 내부 기록 인에이블 신호 논리 상태가 천이할 때마다, 입력되는 상기 하나의 소스 라인의 이미지 데이터를 상기 다수개의 소스 라인의 개수에 대응되는 간격으로 상기 레지스터에 저장하는 것을 특징으로 하는 디스플레이 구동 회로.
  32. 제 31 항에 있어서,
    상기 각 채널의 데이터는 n 비트로 구성되고, 상기 각 소스 라인의 이미지 데이터는 3n 비트로 구성되며,
    상기 디스플레이 구동 회로는, 3n 비트의 더미 데이터를 생성하는 더미 데이터 생성부; 및
    상기 3n 비트의 소스 라인 이미지 데이터에 상기 3n 비트의 더미 데이터를 n 비트의 각 채널 데이터씩 교차 합산하여 6n 비트의 데이터를 생성하는 합산부를 더 포함하고,
    상기 내부 메모리는, 상기 내부 기록 인에이블 신호의 논리 상태의 천이에 응답하여 상기 합산부에서 출력된 6n 비트의 데이터 중 상기 이미지 데이터만을 저장하는 것을 특징으로 하는 디스플레이 구동 회로.
  33. 제 32 항에 있어서,
    상기 R 채널 제어부는, 상기 R 채널 데이터를 증폭하는 R 채널 버퍼와 상기 R 채널 버퍼와 상기 각 소스 라인의 R 채널 화소를 각각 연결하는 다수개의 R 스위치들을 포함하고,
    상기 G 채널 제어부는, 상기 G 채널 데이터를 증폭하는 G 채널 버퍼와 상기 G 채널 버퍼와 상기 각 소스 라인의 G 채널 화소를 각각 연결하는 다수개의 G 스위치들을 포함하고,
    상기 B 채널 제어부는, 상기 B 채널 데이터를 증폭하는 B 채널 버퍼와 상기 B 채널 버퍼와 상기 각 소스 라인의 B 채널 화소를 각각 연결하는 다수개의 B 스위치들을 포함하는 것을 특징으로 하는 디스플레이 구동 회로.
  34. 외부에서 입력되는 이미지 데이터를 소정 개수의 소스 라인 단위로 동일 색상의 채널 데이터가 이웃하도록 재배열하여 저장하는 단계;
    상기 재배열된 이미지 데이터를 판독하여 래치하는 단계;
    상기 소정 개수의 소스 라인 단위의 데이터의 동일성 여부를 판단하는 단계; 및
    상기 동일성 판단 결과, 상기 이미지 데이터가 상기 소스 라인 별로 상이하면, 각각의 이미지 데이터를 대응되는 소스 라인에 독립적으로 전달하고, 상기 동일성 판단 결과, 상기 이미지 데이터가 상기 소스 라인 모두 동일하면, 상기 소스 라인들 중 어느 한 소스 라인에 연결된 버퍼만을 턴 온하고, 나머지 소스 라인에 연결된 버퍼들은 턴 오프하며, 상기 턴 오프된 버퍼에 연결된 소스 라인에는 상기 턴 온된 버퍼에서 출력된 이미지 데이터가 전달되는 단계를 포함하는 것을 특징으로 하는 디스플레이 회로 구동 방법.
  35. 제 34 항에 있어서,
    상기 동일성 여부 판단 방법은, R 채널 데이터, G 채널 데이터, 및 B 채널 데이터별로 각각 비교하는 것을 특징으로 하는 디스플레이 회로 구동 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140128775A (ko) * 2013-04-29 2014-11-06 삼성전자주식회사 전력 소모를 줄일 수 있는 전하 공유 방법과 상기 방법을 수행할 수 있는 장치들
KR20170111788A (ko) * 2016-03-29 2017-10-12 삼성전자주식회사 디스플레이 구동 회로 및 이를 포함하는 디스플레이 장치
KR20180121328A (ko) * 2017-04-28 2018-11-07 삼성전자주식회사 디스플레이 구동 회로 및 이의 동작 방법

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8179345B2 (en) * 2003-12-17 2012-05-15 Samsung Electronics Co., Ltd. Shared buffer display panel drive methods and systems
KR20100025963A (ko) * 2008-08-28 2010-03-10 삼성전자주식회사 디스플레이 구동회로 및 그 구동방법
KR101037561B1 (ko) * 2009-02-18 2011-05-27 주식회사 실리콘웍스 전류소모가 적은 액정디스플레이 구동회로
US20100259523A1 (en) * 2009-04-09 2010-10-14 Himax Technologies Limited Source driver
TWI497475B (zh) * 2009-06-12 2015-08-21 Himax Tech Ltd 源極驅動器及其驅動方法
US20100321412A1 (en) * 2009-06-23 2010-12-23 Himax Technologies Limited System and method for driving a liquid crystal display
US20100321413A1 (en) * 2009-06-23 2010-12-23 Himax Technologies Limited System and method for driving a liquid crystal display
US8390605B2 (en) * 2009-11-16 2013-03-05 Himax Technologies Limited Interface circuit and method for transmitting data through the same
TWI517128B (zh) 2010-04-08 2016-01-11 友達光電股份有限公司 顯示器、顯示器驅動方法以及源極驅動電路
CN102426824B (zh) * 2011-09-28 2014-09-17 福建华映显示科技有限公司 显示器、时序控制器及其操作方法
US9288861B2 (en) 2011-12-08 2016-03-15 Advanced Analogic Technologies Incorporated Serial lighting interface with embedded feedback
US8779696B2 (en) * 2011-10-24 2014-07-15 Advanced Analogic Technologies, Inc. Low cost LED driver with improved serial bus
US9232587B2 (en) 2011-09-30 2016-01-05 Advanced Analogic Technologies, Inc. Low cost LED driver with integral dimming capability
KR20130057673A (ko) * 2011-11-24 2013-06-03 삼성전자주식회사 감마 셋틀링 타임을 저감하기 위한 데이터 드라이버 구동 방법 및 디스플레이 드라이브 장치
KR102034236B1 (ko) * 2013-01-17 2019-10-21 삼성디스플레이 주식회사 유기전계발광 표시장치
KR20160082402A (ko) * 2014-12-26 2016-07-08 삼성디스플레이 주식회사 표시 장치 및 이를 이용한 표시 패널의 구동 방법
JP6706954B2 (ja) * 2016-04-01 2020-06-10 三菱電機株式会社 ドライバｉｃおよび液晶表示装置
US10755662B2 (en) * 2017-04-28 2020-08-25 Samsung Electronics Co., Ltd. Display driving circuit and operating method thereof
KR102057873B1 (ko) * 2017-12-20 2020-01-22 주식회사 실리콘웍스 데이터 구동 장치 및 이를 포함하는 디스플레이 장치
WO2020018960A1 (en) * 2018-07-19 2020-01-23 The Regents Of The University Of California Compute-in-memory architecture for neural networks
KR20200070495A (ko) 2018-12-07 2020-06-18 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
JP2020154230A (ja) * 2019-03-22 2020-09-24 株式会社Ｊｖｃケンウッド 液晶表示装置及びその製造方法
KR20220049333A (ko) 2020-10-14 2022-04-21 주식회사 엘엑스세미콘 디스플레이 장치를 구동하기 위한 데이터구동장치 및 시스템
CN112687237B (zh) * 2020-12-28 2022-03-29 武汉天马微电子有限公司 显示面板及其显示控制方法、显示装置
JPWO2022249001A1 (ko) * 2021-05-27 2022-12-01
TWI797889B (zh) * 2021-12-15 2023-04-01 大陸商常州欣盛半導體技術股份有限公司 低功率消耗源極驅動器及其輸入級比較器控制方法
US11881136B2 (en) * 2021-12-28 2024-01-23 Novatek Microelectronics Corp. Display driver for reducing redundant power waste and heat and driving method thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0412872A (ja) 1990-05-02 1992-01-17 Canon Inc 多色印字装置
JPH10198318A (ja) 1997-01-14 1998-07-31 Nifco Inc 画像表示装置における画像データアクセス方法
KR100236333B1 (ko) 1997-03-05 1999-12-15 구본준, 론 위라하디락사 액정표시장치의 데이터 구동 장치 및 구동 방법
JP3148151B2 (ja) 1997-05-27 2001-03-19 日本電気株式会社 液晶駆動装置の出力偏差低減方法および装置
JP3505613B2 (ja) 1998-07-10 2004-03-08 富士通株式会社 液晶表示装置の表示制御方法及び液晶表示装置
KR100271093B1 (ko) 1998-07-20 2000-11-01 윤종용 박막 트랜지스터 액정 표시 장치의 구동회로
JP2002072972A (ja) * 2000-08-28 2002-03-12 Kawasaki Microelectronics Kk Ｌｃｄドライバ
JP4472155B2 (ja) * 2000-10-31 2010-06-02 富士通マイクロエレクトロニクス株式会社 液晶表示装置用データドライバ
TW509884B (en) 2001-07-25 2002-11-11 Advaced Reality Technology Inc Source driver for liquid crystal display
JP3876708B2 (ja) 2001-12-21 2007-02-07 カシオ計算機株式会社 液晶駆動装置
JP2003295836A (ja) 2002-03-29 2003-10-15 Fujitsu Display Technologies Corp 液晶表示装置及びそのドライバ
JP2004094058A (ja) * 2002-09-02 2004-03-25 Semiconductor Energy Lab Co Ltd 液晶表示装置および液晶表示装置の駆動方法
EP1594308A1 (en) * 2004-05-07 2005-11-09 Dialog Semiconductor GmbH Single line Bayer filter RGB bad pixel correction

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140128775A (ko) * 2013-04-29 2014-11-06 삼성전자주식회사 전력 소모를 줄일 수 있는 전하 공유 방법과 상기 방법을 수행할 수 있는 장치들
KR20170111788A (ko) * 2016-03-29 2017-10-12 삼성전자주식회사 디스플레이 구동 회로 및 이를 포함하는 디스플레이 장치
KR20180121328A (ko) * 2017-04-28 2018-11-07 삼성전자주식회사 디스플레이 구동 회로 및 이의 동작 방법

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US7800573B2 (en) 2010-09-21
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