KR20220095918A - 발광표시장치 및 이의 구동방법 - Google Patents

발광표시장치 및 이의 구동방법 Download PDF

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Abstract

본 발명은 서브 픽셀을 포함하는 표시패널; 상기 서브 픽셀에 스캔신호를 공급하는 스캔 구동부; 및 상기 서브 픽셀의 제1신호라인에 데이터전압을 공급하기 위한 제1회로부와, 상기 서브 픽셀의 제2신호라인에 보상전압을 공급하기 위한 제2회로부를 갖는 데이터 구동부를 포함하고, 상기 제2회로부는 상기 보상전압을 출력하기 위한 보상전압 출력 회로와, 상기 서브 픽셀을 센싱하기 위한 전압 센싱 회로를 포함하는 발광표시장치를 제공할 수 있다.

Description

발광표시장치 및 이의 구동방법{Light Emitting Display Device and Driving Method of the same}
본 발명은 발광표시장치 및 이의 구동방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 발광표시장치(Light Emitting Display Device: LED), 양자점표시장치(Quantum Dot Display Device; QDD), 액정표시장치(Liquid Crystal Display Device: LCD) 등과 같은 표시장치의 사용이 증가하고 있다.
앞서 설명한 표시장치들은 서브 픽셀들을 포함하는 표시패널, 표시패널을 구동하는 구동 신호를 출력하는 구동부 및 표시패널 또는 구동부에 공급할 전원을 생성하는 전원 공급부 등이 포함된다.
위와 같은 표시장치들은 표시패널에 형성된 서브 픽셀들에 구동 신호 예컨대, 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 빛을 투과시키거나 빛을 직접 발광을 하게 됨으로써 영상을 표시할 수 있다.
한편, 앞서 설명한 표시장치들 중 발광표시장치는 빠른 응답속도, 고휘도 및 시야각이 넓은 전기적 그리고 광학적 특성과 더불어 유연한 형태로 구현할 수 있는 기구적 특성 등과 같이 많은 장점이 있다. 그러나 발광표시장치는 개선점이 남아 있는바 지속적인 연구가 필요하다.
본 발명은 구동 트랜지스터의 게이트전극과 소스전극을 통해 전압을 인가하고, 이들 중 적어도 하나를 가변하여 영상(계조)을 표현하고, 비트 확장을 통해 화질과 성능을 향상하고, DA변환부 등이 차지하는 면적을 최소화하고, 소비전력 절감과 더불어 메모리 사용량을 낮추는 것이다.
본 발명은 서브 픽셀을 포함하는 표시패널; 상기 서브 픽셀에 스캔신호를 공급하는 스캔 구동부; 및 상기 서브 픽셀의 제1신호라인에 데이터전압을 공급하기 위한 제1회로부와, 상기 서브 픽셀의 제2신호라인에 보상전압을 공급하기 위한 제2회로부를 갖는 데이터 구동부를 포함하고, 상기 제2회로부는 상기 보상전압을 출력하기 위한 보상전압 출력 회로와, 상기 서브 픽셀을 센싱하기 위한 전압 센싱 회로를 포함하는 발광표시장치를 제공할 수 있다.
상기 데이터 구동부는 상기 서브 픽셀에 상기 보상전압을 인가한 후 센싱을 통해 취득한 센싱전압을 기반으로 상기 서브 픽셀에 포함된 소자의 열화를 보상하기 위한 센싱값을 마련할 수 있다.
상기 데이터 구동부는 상기 서브 픽셀에 상기 보상전압을 인가한 후 센싱을 통해 취득한 델타전압을 기반으로 상기 제2회로부에 포함된 제2DA변환부의 출력 편차를 보정할 수 있다.
상기 전압 센싱 회로는 상기 보상전압과 상기 델타전압을 합한 전압을 상기 샘플링 커패시터의 일단에 인가하고, 상기 보상전압을 샘플링 커패시터의 타단에 인가하고, 상기 샘플링 커패시터의 일단에 델타전압만 남도록 상기 샘플링 커패시터의 타단에 인가된 상기 보상전압을 제거하는 센싱부를 포함할 수 있다.
상기 센싱부는 상기 델타전압을 디지털 형태로 변환하여 타이밍 제어부에 전송하거나 상기 델타전압을 제2DA변환부의 입력단에 전달할 수 있다.
상기 제2회로부는 상기 보상전압 출력 회로에 제1입력단이 연결되고 상기 전압 센싱 회로에 제2입력단이 연결되고 상기 데이터 구동부의 출력부에 출력단이 연결된 선택 회로와, 상기 델타전압을 샘플링하기 위한 샘플링 커패시터와, 상기 샘플링 커패시터의 일단에 제1전극이 연결되고 상기 선택 회로의 제2입력단에 제2전극이 연결된 샘플링 스위치와, 상기 샘플링 커패시터의 타단에 제1전극이 연결되고 상기 보상전압을 증폭하여 출력하는 제2증폭부의 출력단에 제2전극이 연결된 초기화 스위치와, 상기 샘플링 커패시터의 타단에 제1전극이 연결되고 그라운드라인에 제2전극이 연결된 클램프 스위치와, 상기 델타전압을 디지털 형태로 변환하여 출력하는 AD변환부의 입력단에 제1전극이 연결되고 상기 샘플링 커패시터의 일단에 제2전극이 연결된 변환 스위치를 포함할 수 있다.
상기 제2회로부는 디지털 형태의 보상신호를 아날로그 형태의 상기 보상전압으로 출력하는 제2디코더부와, 상기 보상전압을 증폭하여 출력하는 제2증폭부와, 상기 제2증폭부의 출력단에 제1입력단이 연결되고 상기 데이터 구동부의 출력부에 출력단이 연결된 선택 회로와, 상기 델타전압을 샘플링하기 위한 샘플링 커패시터와, 상기 샘플링 커패시터의 일단에 제1전극이 연결되고 상기 선택 회로의 제2입력단에 제2전극이 연결된 샘플링 스위치와, 상기 샘플링 커패시터의 타단에 제1전극이 연결되고 상기 보상전압을 출력하는 제2증폭부의 출력단에 제2전극이 연결된 초기화 스위치와, 상기 샘플링 커패시터의 타단에 제1전극이 연결되고 그라운드라인에 제2전극이 연결된 클램프 스위치와, 상기 델타전압을 디지털 형태로 변환하여 출력하는 AD변환부의 입력단에 제1전극이 연결되고 상기 샘플링 커패시터의 일단에 제2전극이 연결된 변환 스위치와, 상기 보상전압과 상기 델타전압을 합산한 전압을 상기 제2증폭부의 비반전단자에 제공하기 위한 제2샘플링 커패시터와, 상기 샘플링 커패시터의 일단에 존재하는 상기 델타전압과 상기 제2샘플링 커패시터의 일단에 존재하는 상기 보상전압이 합산되도록 스위칭 동작하는 스위치 그룹들을 포함할 수 있다.
상기 스위치 그룹들은 상기 제2디코더부의 출력단에 제1전극이 연결되고 상기 제2샘플링 커패시터의 일단에 제2전극이 연결된 제1A스위치와, 그라운드라인에 제1전극이 연결되고 상기 제2샘플링 커패시터의 타단에 제2전극이 연결된 제1B스위치를 갖는 제1스위치 그룹과, 상기 제2샘플링 커패시터의 일단에 제1전극이 연결되고 상기 제2증폭부의 비반전단자에 제2전극이 연결된 제2A스위치와, 상기 제2샘플링 커패시터의 타단에 제1전극이 연결되고 상기 샘플링 커패시터의 일단에 제2전극이 연결된 제2B스위치를 갖는 제2스위치 그룹을 포함할 수 있다.
상기 샘플링 스위치와 상기 초기화 스위치는 중첩된 턴온 구간을 갖고, 상기 제1스위치 그룹과 상기 제2스위치 그룹은 비중첩된 턴온 구간을 갖고, 상기 클램프 스위치는 상기 제1스위치 그룹 및 상기 제2스위치 그룹과 중첩된 턴온 구간을 가질 수 있다.
상기 제1회로부와 상기 제2회로부는 타이밍 제어부로부터 출력된 신호를 한 라인분씩 인가받고 시프트하여 출력하는 시프트 레지스터와, 상기 시프트 레지스터로부터 출력된 신호를 샘플링한 후 출력하는 샘플링 레지스터와, 상기 샘플링 레지스터로부터 출력된 신호를 홀딩한 후 출력하는 홀딩 레지스터와, 상기 홀딩 레지스터로부터 출력된 신호를 아날로그 형태의 전압으로 변환하여 출력하는 DA변환부와, 상기 DA변환부로부터 출력된 전압을 출력하는 출력부를 각각 포함하고, 상기 제1회로부와 상기 제2회로부는 할당된 비트 수가 다를 수 있다.
다른 측면에서 본 발명은 서브 픽셀의 제1신호라인에 데이터전압을 공급하는 단계; 상기 서브 픽셀의 제2신호라인에 보상전압을 공급하는 단계; 상기 데이터전압과 상기 보상전압을 기반으로 표시패널 상에 영상을 표시하는 단계; 및 상기 서브 픽셀에 상기 보상전압을 인가한 후 센싱을 통해 취득한 센싱전압을 기반으로 상기 서브 픽셀에 포함된 소자의 열화를 보상하는 단계를 포함하는 발광표시장치의 구동방법을 제공할 수 있다.
상기 발광표시장치의 구동방법은 상기 서브 픽셀에 상기 보상전압을 인가한 후 센싱을 통해 취득한 델타전압을 기반으로 상기 보상전압을 생성하기 위한 보상전압 출력 회로의 출력 편차를 보정하는 단계를 더 포함할 수 있다.
본 발명은 구동 트랜지스터의 게이트전극과 소스전극을 통해 전압을 인가하고, 이들 중 적어도 하나를 가변하여 영상(계조)을 표현할 수 있는 효과가 있다. 또한, 본 발명은 영상 표현(계조 구현)에서 중요한 부분을 차지하는 디코더와 변환부가 처리할 수 있는 비트 확장을 통해 화질과 성능을 향상할 수 있는 효과가 있다. 또한, 본 발명은 데이터 구동부를 유연하게 설계할 수 있는 환경을 제공하여 DA변환부 등이 차지하는 면적을 최소화할 수 있는 효과가 있다. 또한, 본 발명은 다른 장치와의 연동을 최소화할 수 있도록 데이터 구동부의 자체적인 전압 보상을 수행하여 소비전력 절감과 더불어 메모리 사용량을 낮출 수 있는 효과가 있다.
도 1은 발광표시장치의 구성을 개략적으로 나타낸 블록도이고, 도 2는 표시패널에 포함된 서브 픽셀을 개략적으로 나타낸 블록도이고, 도 3은 게이트인패널 방식 스캔 구동부와 관련된 장치의 구성 예시도이고, 도 4는 게이트인패널 방식 스캔 구동부의 배치 예시도이다.
도 5 및 도 6은 본 발명의 제1실시예에 따라 데이터 구동부와 서브 픽셀을 개략적으로 설명하기 위한 도면들이고, 도 7은 본 발명의 제1실시예에 따라 데이터 구동부의 내부 구성을 설명하기 위한 도면이고, 도 8 내지 도 11은 본 발명의 제1실시예에 따라 구현 가능한 DA변환부를 설명하기 위한 예시도들이다.
도 12는 본 발명의 제2실시예에 따라 데이터 구동부의 내부 구성을 설명하기 위한 도면이다.
도 13은 본 발명의 제3실시예에 따라 데이터 구동부의 제2회로부에 포함된 전압 센싱 회로를 보다 상세히 설명하기 위한 도면이다.
도 14는 본 발명의 제4실시예에 따라 데이터 구동부의 제2회로부에 포함된 전압 센싱 회로를 보다 상세히 설명하기 위한 도면이고, 도 15 내지 도 19는 도 14에 도시된 회로의 동작과 관련된 부분을 설명하기 위한 도면들이다.
도 20은 본 발명의 제5실시예에 따라 데이터 구동부의 제2회로부에 포함된 전압 센싱 회로를 보다 상세히 설명하기 위한 도면이고, 도 21 내지 도 23은 도 20에 도시된 회로의 동작과 관련된 부분을 설명하기 위한 도면들이다.
도 1은 발광표시장치의 구성을 개략적으로 나타낸 블록도이고, 도 2는 표시패널에 포함된 서브 픽셀을 개략적으로 나타낸 블록도이고, 도 3은 게이트인패널 방식 스캔 구동부와 관련된 장치의 구성 예시도이고, 도 4는 게이트인패널 방식 스캔 구동부의 배치 예시도이다.
도 1 내지 도 4에 도시된 바와 같이, 발광표시장치는 영상 공급부(110), 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140), 표시패널(150) 및 전원 공급부(180) 등을 포함할 수 있다.
영상 공급부(110)(또는 호스트시스템)는 외부로부터 공급된 영상 데이터신호 또는 내부 메모리에 저장된 영상 데이터신호와 더불어 각종 구동신호를 출력할 수 있다. 영상 공급부(110)는 데이터신호와 각종 구동신호를 타이밍 제어부(120)에 공급할 수 있다.
타이밍 제어부(120)는 스캔 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC), 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC) 및 각종 동기신호(수직 동기신호인 Vsync, 수평 동기신호인 Hsync) 등을 출력할 수 있다. 타이밍 제어부(120)는 데이터 타이밍 제어신호(DDC)와 함께 영상 공급부(110)로부터 공급된 데이터신호(DATA)를 데이터 구동부(140)에 공급할 수 있다. 타이밍 제어부(120)는 IC(Integrated Circuit) 형태로 형성되어 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.
전원 공급부(180)는 타이밍 제어부(120)의 제어하에 외부로부터 공급되는 전원을 고전위의 제1전원과 저전위의 제2전원 등으로 변환하여 제1전원라인(EVDD)과 제2전원라인(EVSS)을 통해 출력할 수 있다. 전원 공급부(180)는 제1전원 및 제2전원뿐만아니라 스캔 구동부(130)의 구동에 필요한 전압(예: 게이트하이전압과 게이트로우전압을 포함하는 게이트전압)이나 데이터 구동부(140)의 구동에 필요한 전압(드레인전압과 하프드레인전압을 포함하는 드레인전압) 등을 생성 및 출력할 수 있다.
데이터 구동부(140)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC) 등에 응답하여 데이터신호(DATA)를 샘플링 및 래치하고 감마 기준전압을 기반으로 디지털 형태의 데이터신호를 아날로그 형태의 데이터전압으로 변환하여 출력할 수 있다. 데이터 구동부(140)는 데이터라인들(DL1~DLn)을 통해 표시패널(150)에 포함된 서브 픽셀들에 데이터전압을 공급할 수 있다. 데이터 구동부(140)는 IC 형태로 형성되어 표시패널(150) 상에 실장되거나 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.
표시패널(150)은 스캔신호와 데이터전압을 포함하는 구동신호와 전원 등에 대응하여 영상을 표시할 수 있다. 표시패널(150)의 서브 픽셀들은 직접 빛을 발광한다. 표시패널(150)은 유리, 실리콘, 폴리이미드 등 강성 또는 연성을 갖는 기판을 기반으로 제작될 수 있다. 그리고 빛을 발광하는 서브 픽셀들은 적색, 녹색 및 청색을 포함하는 픽셀 또는 적색, 녹색, 청색 및 백색을 포함하는 픽셀로 이루어질 수 있다.
하나의 서브 픽셀(SP)은 제1신호라인(DL1A), 제2신호라인(DL1B), 제1스캔라인(GL1), 제1전원라인(EVDD) 및 제2전원라인(EVSS)에 연결될 수 있다. 하나의 서브 픽셀(SP)은 스위칭 트랜지스터, 구동 트랜지스터, 커패시터, 유기 발광다이오드 등을 포함할 수 있다. 서브 픽셀은 빛을 발광하는 유기 발광다이오드는 물론이고 유기 발광다이오드에 구동전류를 공급하는 구동 트랜지스터 등의 열화를 보상하는 회로를 포함할 수 있다. 이와 관련된 설명은 이하에서 다룬다.
스캔 구동부(130)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC) 등에 응답하여 스캔신호(또는 스캔전압)를 출력할 수 있다. 스캔 구동부(130)는 스캔라인들(GL1~GLm)을 통해 표시패널(150)에 포함된 서브 픽셀들에 스캔신호를 공급할 수 있다. 스캔 구동부(130)는 IC 형태로 형성되거나 게이트인패널(Gate In Panel) 방식으로 표시패널(150) 상에 직접 형성될 수 있다.
게이트인패널 방식 스캔 구동부(130)는 시프트 레지스터(131)와 레벨 시프터(135)를 포함할 수 있다. 레벨 시프터(135)는 타이밍 제어부(120)로부터 출력된 신호들을 기반으로 클록신호들(Clks)과 스타트신호(Vst) 등을 하나 이상 생성 및 출력할 수 있다. 클록신호들(Clks)은 2상, 4상, 8상 등 위상이 다른 K(K는 2 이상 정수)상의 형태로 생성 및 출력될 수 있다.
시프트 레지스터(131)는 레벨 시프터(135)로부터 출력된 신호들(Clks, Vst) 등을 기반으로 동작하며 표시패널(150)에 형성된 박막 트랜지스터를 턴온 또는 턴오프할 수 있는 스캔신호들(Scan[1] ~ Scan[m])을 출력할 수 있다. 시프트 레지스터(131)는 게이트인패널 방식에 의해 표시패널(150)의 상에 박막 형태로 형성된다.
시프트 레지스터(131)는 일반적으로 표시패널(150)의 비표시영역(NA)에 배치될 수 있다. 이때, 시프트 레지스터(131)는 도 4(a)와 같이 표시패널(150)의 좌우측 비표시영역(NA)에 배치되거나 도 4(b)와 같이 표시패널(150)의 상하측 비표시영역(NA)에 배치될 수 있다.
한편, 도 4에서는 표시영역(AA)의 좌우측 또는 상하측에 위치하는 비표시영역(NA)에 제1측 시프트 레지스터(131a)와 제2측 시프트 레지스터(131b)가 배치된 것을 일례로 도시 및 설명하였으나 좌측, 우측, 상측 또는 하측에 하나만 배치될 수도 있다. 또한, 시프트 레지스터(131)는 비표시영역(NA)과 표시영역(AA)에 분할 배치되거나 표시영역(AA) 내에 분산 배치될 수도 있다.
이 밖에, 레벨 시프터(135)는 시프트 레지스터(131)와 달리 독립된 IC 형태로 형성되거나 전원 공급부(180)의 내부에 포함될 수 있다. 하지만, 이는 하나의 예시일 뿐, 발광표시장치의 구현 방식에 따라 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140) 중 하나 이상이 하나의 IC 내에 통합되는 등 다양한 형태로 구현될 수 있다.
도 5 및 도 6은 본 발명의 제1실시예에 따라 데이터 구동부와 서브 픽셀을 개략적으로 설명하기 위한 도면들이고, 도 7은 본 발명의 제1실시예에 따라 데이터 구동부의 내부 구성을 설명하기 위한 도면이고, 도 8 내지 도 11은 본 발명의 제1실시예에 따라 구현 가능한 DA변환부를 설명하기 위한 예시도들이다.
도 5에 도시된 바와 같이, 데이터 구동부(140)는 제1신호라인(DL1A)을 구동하기 위한 제1회로부(141)와 제2신호라인(DL1B)을 구동하기 위한 제2회로부(145)를 포함할 수 있다.
제1회로부(141)는 제1채널(DCH1)을 통해 데이터전압(Vdata)을 출력할 수 있다. 데이터전압(Vdata)은 서브 픽셀(SP)을 발광시킬 수 있는 전압으로 정의될 수 있다. 제2회로부(145)는 제2채널(CCH1)을 통해 보상전압(Vcomp)을 출력할 수 있다. 보상전압(Vcomp)은 서브 픽셀(SP)을 보상(열화 보상)할 수 있는 전압으로 정의될 수 있다.
도 6에 도시된 바와 같이, 서브 픽셀(SP)은 스위칭 트랜지스터(SW), 커패시터(CST), 구동 트랜지스터(DT), 센싱 트랜지스터(ST) 및 유기 발광다이오드(OLED)를 포함할 수 있다.
스위칭 트랜지스터(SW)는 제1스캔라인(GL1)에 게이트전극이 연결되고 제1신호라인(DL1A)에 제1전극이 연결되고 구동 트랜지스터(DT)의 게이트전극에 제2전극이 연결될 수 있다. 커패시터(CST)는 스위칭 트랜지스터(SW)의 제2전극에 일단이 연결되고 구동 트랜지스터(DT)의 제2전극에 타단이 연결될 수 있다. 구동 트랜지스터(DT)는 커패시터(CST)의 일단에 게이트전극이 연결되고 제1전원라인(EVDD)에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결될 수 있다. 센싱 트랜지스터(ST)는 제1스캔라인(GL1)에 게이트전극이 연결되고 구동 트랜지스터(DT)의 제2전극에 제1전극이 연결되고 제2신호라인(DL1B)에 제2전극이 연결될 수 있다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DT)의 제2전극에 애노드전극이 연결되고 제2전원라인(EVSS)에 캐소드전극이 연결될 수 있다.
도 6에 도시된 바와 같이, 스위칭 트랜지스터(SW)는 제1신호라인(DL1A)을 통해 전달된 데이터전압(Vdata)을 커패시터(CST)의 일단에 전달할 수 있다. 센싱 트랜지스터(ST)는 제2신호라인(DL1B)을 통해 전달된 보상전압(Vcomp)을 커패시터(CST)의 타단에 전달할 수 있다. 커패시터(CST)는 데이터전압(Vdata)과 보상전압(Vcomp)으로 이루어진 구동용전압을 저장할 수 있다. 구동 트랜지스터(DT)는 커패시터에(CST)에 저장된 구동용전압을 기반으로 동작하며 구동전류를 발생할 수 있다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DT)로부터 발생된 구동전류에 대응하여 빛을 발광할 수 있다.
한편, 제1신호라인(DL1A)을 통해 전달된 데이터전압(Vdata)은 구동 트랜지스터(DT)의 게이트전극에 인가되고 제2신호라인(DL1B)을 통해 전달된 보상전압(Vcomp)은 구동 트랜지스터(DT)의 소스전극에 인가되므로, 두 전압(Vdata, Vcomp)은 구동 트랜지스터(DT)의 게이트소스 설정용 전압이라고 할수도 있다.
도 7에 도시된 바와 같이, 제1회로부(141)는 제1시프트 레지스터(141SR), 제1샘플링 래치(141LA), 제1홀딩 래치(141LB), 제1DA변환부(141DAC), 제1출력부(141CH)를 포함할 수 있다. 제1회로부(141)는 데이터전압들(Vdata[1] ~ Vdata[n])을 출력하기 위한 회로이므로 데이터전압 출력 회로로 정의될 수 있다.
제2회로부(145)는 제2시프트 레지스터(145SR), 제2샘플링 래치(145LA), 제2홀딩 래치(145LB), 제2DA변환부(145DAC), 제2출력부(145CH)를 포함할 수 있다. 제2회로부(145)는 보상전압들(Vcomp[1] ~ Vcom[[n])을 출력하기 위한 회로이므로 보상전압 출력 회로로 정의될 수 있다.
제1회로부(141)와 제2회로부(145)에 포함된 시프트 레지스터들(141SR, 145SR)은 타이밍 제어부로부터 전송된 디지털 형태의 신호를 한 라인분씩 인가받고 시프트한 후 출력할 수 있다. 제1회로부(141)와 제2회로부(145)에 포함된 샘플링 래치들(141LA, 145LA)은 시프트 레지스터들(141SR, 145SR)로부터 출력된 신호를 샘플링한 후 출력할 수 있다. 제1회로부(141)와 제2회로부(145)에 포함된 홀딩 래치들(141LB, 145LB)은 샘플링 래치들(141LA, 145LA)로부터 출력된 신호를 홀딩한 후 출력할 수 있다. 제1회로부(141)와 제2회로부(145)에 포함된 DA변환부들(141DAC, 145DAC)은 디지털 형태의 신호를 아날로그 형태의 신호로 변환한 후 출력할 수 있다. 제1회로부(141)와 제2회로부(145)에 포함된 출력부들(141CH, 145CH)은 각 출력 채널을 통해 신호를 출력할 수 있다.
제1회로부(141)와 제2회로부(145)는 유사한 형태로 구현될 수 있으나 다음과 같은 차이가 있을 수 있다. 제1시프트 레지스터(141SR)는 n(n은 4 이상 정수)비트로 정의될 수 있고, 제2시프트 레지스터(145SR)는 k(k는 2이상 정수)비트로 정의될 수 있다. 이와 같이, 제1시프트 레지스터(141SR)보다 제2시프트 레지스터(145SR)의 비트 수를 낮출 수 있는 이유 표시패널에 표시할 영상 데이터가 아닌 표시패널을 보상하기 위한 보상 데이터를 생성하기 때문이다.
제1DA변환부(141DAC)는 타이밍 제어부로부터 전송된 디지털 형태의 데이터신호를 아날로그 형태의 데이터전압으로 변환하기 위해 구동용 감마전압(Vdata GMA)을 제공받을 수 있다. 제2DA변환부(145DAC)는 타이밍 제어부로부터 전송된 디지털 형태의 보상신호를 아날로그 형태의 보상전압으로 변환하기 위해 보상용 감마전압(Vcomp GMA)을 제공받을 수 있다.
위의 설명과 같이 데이터 구동부는 서브 픽셀의 구동에 필요한 데이터전압(Vdata)을 생성 및 출력하기 위한 제1회로부(141)와 서브 픽셀의 보상에 필요한 보상전압(Vcomp)을 생성 및 출력하기 위한 제2회로부(145)의 형태로 분할될 수 있다. 이와 같이 회로를 분할할 경우, DA변환부는 물론이고 DA변환부에 감마전압을 인가하기 위한 저항렬이 차지하는 면적을 줄일 수 있는데, 그 예시를 설명하면 다음과 같다.
도 8 내지 도 10에 도시된 바와 같이, 제1회로부(141)는 제1데이터전압 출력부(141Rd), 제2데이터전압 출력부(141Gd) 및 제3데이터전압 출력부(141Bd)를 포함할 수 있다. 그리고 제2회로부(145)는 제1보상전압 출력부(145Rc), 제2보상전압 출력부(145Gc) 및 제3보상전압 출력부(145Bc)를 포함할 수 있다.
제1데이터전압 출력부(141Rd), 제2데이터전압 출력부(141Gd) 및 제3데이터전압 출력부(141Bd)는 제1데이터전압(Vdata1)(예, 적색 표시용 데이터전압), 제2데이터전압(Vdata2)(예, 녹색 표시용 데이터전압) 및 제3데이터전압(Vdata3)(예, 청색 표시용 데이터전압)을 각각 출력할 수 있다. 이를 위해, 제1데이터전압 출력부(141Rd), 제2데이터전압 출력부(141Gd) 및 제3데이터전압 출력부(141Bd)는 제1저항렬(R0 ~ Rn)(메인 저항렬), 제1디코더부(141DEC)(메인 디코더) 및 제1증폭부(141DA)(메인 증폭부) 등을 각각 포함할 수 있다. 제1디코더부(141DEC)와 제1증폭부(141DA)는 제1DA변환부에 포함될 수 있다.
제1데이터전압 출력부(141Rd)에 포함된 회로를 대표로 설명하면, 제1디코더부(141DEC)는 제1저항열(R0 ~ Rn)에 연결될 수 있다. 제1디코더부(141DEC)는 제1저항열(R0 ~ Rn)에 형성된 전압(구동용 감마전압)을 기반으로 디지털 형태의 데이터신호를 아날로그 형태의 데이터전압(Vdata)으로 변환하여 제1증폭부(141DA)에 제공할 수 있다. 제1증폭부(141DA)는 제1디코더부(141DEC)로부터 제공된 데이터전압(Vdata)을 증폭하여 출력할 수 있다.
제1보상전압 출력부(145Rc), 제2보상전압 출력부(145Gc) 및 제3보상전압 출력부(145Bc)는 제1보상전압(Vcomp1)(예, 적색용 보상전압), 제2보상전압(Vcomp2)(예, 녹색용 보상전압) 및 제3보상전압(Vcomp3)(예, 청색용 보상전압)을 각각 출력할 수 있다. 이를 위해, 제1보상전압 출력부(145Rc), 제2보상전압 출력부(145Gc) 및 제3보상전압 출력부(145Bc)는 제2저항열(R0' ~ R4')(서브 저항열), 제2디코더부(145DEC)(서브 디코더) 및 제2증폭부(145DA) 등을 각각 포함할 수 있다. 제2디코더부(145DEC)와 제2증폭부(145DA)는 제2DA변환부에 포함될 수 있다.
제1보상전압 출력부(145Rc)에 포함된 회로를 대표로 설명하면, 제2디코더부(145DEC)는 제2저항열(R0' ~ R4')에 연결될 수 있다. 제2디코더부(145DEC)는 제2저항열(R0' ~ R4')에 형성된 전압(보상용 감마전압)을 기반으로 디지털 형태의 보상신호를 아날로그 형태의 보상전압(Vcomp)으로 변환하여 제2증폭부(145DA)에 제공할 수 있다. 제2증폭부(145DA)는 제2디코더부(145DEC)로부터 제공된 보상전압(Vcomp)을 증폭하여 출력할 수 있다.
도 8 내지 도 11에서 볼 수 있는 바와 같이, 제1회로부(141)의 제1증폭부(141DA)와 제2회로부(145)의 제2증폭부(145DA) 중 하나는 디지털 아날로그 버퍼부(DAC Buffer)로 구성될 수 있고, 다른 하나는 m(m은 2 이상 정수)비트 인터폴레이션이 가능한 디지털 아날로그 변환부(m-bit interpolation DAC)로 구성될 수 있다. 즉, 본 발명에 따르면, 제1회로부(141)의 제1증폭부(141DA)와 제2회로부(145)의 제2증폭부(145DA)에 대한 설계의 유연성 부여할 수 있다.
또한, 도 8 및 도 9에서 볼 수 있는 바와 같이, 제1회로부(141)에 포함된 제1디코더부(141DEC)는 n(n은 4 이상 정수)비트 디코더(Decoder)로 이루어질 수 있고, 제2회로부(145)에 포함된 제2디코더부(145DEC)는 2비트 디코더(Decoder)로 이루어질 수 있다. 또한, 도 10 및 도 11에서 볼 수 있는 바와 같이, 제1회로부(141)에 포함된 제1디코더부(141DEC)는 n(n은 4 이상 정수)비트 디코더(Decoder)로 이루어질 수 있고, 제2회로부(145)에 포함된 제2디코더부(145DEC)는 k(k는 2 이상 정수) 비트 디코더(Decoder)로 이루어질 수 있다. 즉, 본 발명에 따르면, 제1회로부의 제1디코더부(141DEC)와 제2회로부의 제2디코더부(145DEC)가 처리할 수 있는 데이터 비트의 수를 유연하게 설정할 수 있다.
또한, 도 8 및 도 9에서 볼 수 있는 바와 같이, 제1저항열(R0 ~ Rn)은 제1저전압라인(VREFL)과 제1고전압라인(VREFH) 사이에 직렬 접속되고, 제2저항열(R0' ~ R4')은 제2저전압라인(VREFL')과 제2고전압라인(VREFH') 사이에 직렬 접속될 수 있다. 즉, 본 발명에 따르면, 제1회로부(141)와 제2회로부(145)는 각기 독립된 저항열을 가질 수 있다.
또한, 도 10에서 볼 수 있는 바와 같이, 제2저항열(R0' ~ R4')은 별도의 전압라인을 사용하는 대신 더미 디코더(145DECd)와 더미 변환부(145VL, 145VH)를 기반으로 추출된 제2저전압(VL2)과 제2고전압(VH2)을 사용할 수 있다. 즉, 제2회로부(145)에 포함된 서브 저항열은 제1회로부(141)에 포함된 메인 저항열에 종속 접속되어 메인 저항열로부터 자신이 사용할 전압을 재 생성할 수 있다.
또한, 도 11에서 볼 수 있는 바와 같이, 제1저항열(R0 ~ Rn)과 제2저항열(R0' ~ R4')은 제1저전압라인(VREFL)과 제1고전압라인(VREFH) 사이에 직렬 접속될 수 있다. 즉, 제1회로부(141)에 포함된 메인 저항열과 제2회로부(145)에 포함된 서브 저항열은 공통된 전압라인을 공유할 수 있다.
도 12는 본 발명의 제2실시예에 따라 데이터 구동부의 내부 구성을 설명하기 위한 도면이다.
도 12에 도시된 바와 같이, 데이터 구동부의 제2회로부(145)는 서브 픽셀의 열화를 센싱하기 위한 구성으로서 센싱부(145SEN), AD변환부(145ADC), 저장부(145MEM) 및 송신부(145TX)를 포함할 수 있다. 센싱부(145SEN), AD변환부(145ADC), 저장부(145MEM) 및 송신부(145TX) 등은 서브 픽셀의 열화를 센싱하기 위한 회로에 해당하므로 전압 센싱 회로로 정의될 수 있다.
센싱부(145SEN)는 제2출력부(145CH)의 각채널을 통해 서브 픽셀의 열화를 센싱하는 역할을 할 수 있다. 센싱부(145SEN)는 서브 픽셀의 센싱 트랜지스터가 턴온된 상태에서 구동 트랜지스터나 유기 발광다이오드에 대한 센싱전압(문턱전압 등)을 취득하고 센싱값을 출력할 수 있다.
AD변환부(145ADC)는 센싱부(145SEN)로부터 출력된 아날로그 형태의 센싱전압을 디지털 형태의 센싱값으로 변환하여 출력하는 역할을 할 수 있다. AD변환부(145ADC)는 디지털 형태의 센싱값을 저장부(145MEM)에 저장함과 동시에 송신부(145TX)에 전달할 수 있다.
저장부(145MEM)에 저장된 센싱값은 센싱 주기에 대응하여 갱신될 수 있다. 저장부(145MEM)에 저장된 센싱값은 제2홀딩 래치(145LB)에 전달될 수 있다. 제2홀딩 래치(145LB)는 서브 픽셀의 열화 정보가 반영된 보상신호를 제2DA변환부(145DAC)에 제공하기 위해 저장부(145MEM)에 저장된 센싱값을 기반으로 보상신호를 마련할 수 있다. 즉, 제2홀딩 래치(145LB)와 저장부(145MEM)의 연동에 의해 자체적으로 서브 픽셀의 열화 정보가 반영된 보상신호를 마련할 수 있다. 보상신호는 영상을 표현하기 위한 데이터신호처럼 변하는 값(가변 주기가 짧은 값)이 아닌 열화에 대응하여 변하는 값(가변 주기가 긴 값)에 해당하기 때문이다.
송신부(145TX)는 AD변환부(145ADC)로부터 출력된 센싱값을 타이밍 제어부(120)에 전송할 수 있다. 송신부(145TX)는 특정 프레임에 한번씩 타이밍 제어부(120)에 센싱값을 전송할 수 있다. 송신부(145TX)와 타이밍 제어부(120)는 저전압차등신호 방식(LVDS) 인터페이스로 체결될 수 있으나 이에 한정되지 않는다.
타이밍 제어부(120)는 송신부(145TX)로부터 전송된 센싱값을 기반으로 보상전압의 수치를 판단할 수 있다. 이 때문에, 타이밍 제어부(120)는 프레임마다 데이터 구동부에 보상전압을 전송하지 않고 N(N은 2 이상 정수) 프레임에 한번씩 보상전압을 전송할 수 있다. 이에 따라, 타이밍 제어부(120)와 데이터 구동부 간에 체결된 인터페이스 밴드위스(Band Width)의 확보는 물론이고 저장부(145MEM)의 저장 용량 감소도 가능하다. 또한, 타이밍 제어부(120)와 데이터 구동부 등의 소비전력을 절감할 수도 있다.
도 13은 본 발명의 제3실시예에 따라 데이터 구동부의 제2회로부에 포함된 전압 센싱 회로를 보다 상세히 설명하기 위한 도면이다.
도 13에 도시된 바와 같이, 제2회로부(145)는 보상전압(Vcomp)을 출력하기 위한 보상전압 출력 회로(145DEC, 145DA)와 더불어 서브 픽셀을 센싱하기 위한 전압 센싱 회로(145SEN, 145ADC)를 포함할 수 있다. 또한, 제2회로부(145)는 보상전압 출력 회로(145DEC, 145DA)와 전압 센싱 회로(145SEN, 145ADC)를 선택적으로 구동하기 위한 선택 회로(145MUX)를 포함할 수 있다. 즉, 제2회로부(145)는 보상 동작과 센싱 동작을 선택적으로 수행할 수 있다.
선택 회로(145MUX)는 제2회로부(145)의 제2출력부에 포함될 수 있다. 선택 회로(145MUX)는 보상전압 출력 회로(145DEC, 145DA)의 최종 출력단에 제1입력단이 연결될 수 있고, 전압 센싱 회로(145SEN, 145ADC)의 최종 출력단에 제2입력단이 연결될 수 있고, 제2채널(CCH1)에 출력단이 연결될 수 있다. 선택 회로(145MUX)는 제2회로부(145)의 로직 회로로부터 출력된 선택신호에 대응하여 제1입력단과 출력단을 연결하거나 제2입력단과 출력단을 연결할 수 있다.
전압 센싱 회로(145SEN, 145ADC)의 센싱부(145SEN)는 샘플링 스위치(SWS), 변환 스위치(SWD) 및 샘플링 커패시터(CSA) 등을 포함할 수 있다. 샘플링 스위치(SWS)와 변환 스위치(SWD)의 제어전극은 제2회로부(145)의 로직 회로에 연결될 수 있다. 샘플링 스위치(SWS)와 변환 스위치(SWD)는 제2회로부(145)의 로직 회로로부터 출력된 스위치 제어신호에 대응하여 턴온 또는 턴오프될 수 있다.
선택 회로(145MUX)의 제2입력단과 제2채널(CCH1)이 연결되는 기간 동안 샘플링 스위치(SWS)는 턴온될 수 있다. 샘플링 스위치(SWS)가 턴온되면 제2채널(CCH1)에 연결된 서브 픽셀로부터 전압(전류 센싱 가능한 형태도 사용 가능)을 센싱할 수 있고, 센싱된 전압은 샘플링 커패시터(CSA)에 저장될 수 있다. 변환 스위치(SWD)는 센싱이 완료되면 턴온될 수 있다. 변환 스위치(SWD)가 턴온되면 샘플링 커패시터(CSA)에 저장된 센싱값은 AD변환부(145ADC)에 의해 디지털 형태로 변환된 후 저장부에 저장되거나 타이밍 제어부에 전송될 수 있다.
도 14는 본 발명의 제4실시예에 따라 데이터 구동부의 제2회로부에 포함된 전압 센싱 회로를 보다 상세히 설명하기 위한 도면이고, 도 15 내지 도 19는 도 14에 도시된 회로의 동작과 관련된 부분을 설명하기 위한 도면들이다.
도 14에 도시된 바와 같이, 제2회로부(145)는 제3실시예와 유사하지만 센싱부(145SEN)에 초기화 스위치(SWI)와 클램프 스위치(SWC)가 더 추가되는 차이점이 있을 수 있다. 초기화 스위치(SWI)와 클램프 스위치(SWC)의 제어전극은 제2회로부(145)의 로직 회로에 연결될 수 있다. 초기화 스위치(SWI)와 클램프 스위치(SWC) 또한 제2회로부(145)의 로직 회로로부터 출력된 스위치 제어신호에 대응하여 턴온 또는 턴오프될 수 있다.
변환 스위치(SWD)는 AD변환부(145ADC)의 입력단에 제1전극이 연결되고 샘플링 커패시터(CSA)의 일단과 샘플링 스위치(SWS)의 제1전극에 제2전극이 연결될 수 있다. 샘플링 스위치(SWS)는 샘플링 커패시터(CSA)의 일단과 변환 스위치(SWD)의 제2전극에 제1전극이 연결되고 선택 회로(145MUX)의 제2입력단에 제2전극이 연결될 수 있다.
초기화 스위치(SWI)는 샘플링 커패시터(CSA)의 타단에 제1전극이 연결되고 제2증폭부(145DA)의 출력단에 제2전극이 연결될 수 있다. 클램프 스위치(SWC)는 샘플링 커패시터(CSA)의 타단에 제1전극이 연결되고 그라운드라인(GND)에 제2전극이 연결될 수 있다.
앞서 설명하였듯이, 본 발명은 제1회로부와 제2회로부(145)에 하나씩 포함된 DA변환부를 기반으로 하나의 서브 픽셀을 구동하므로 한 쌍을 이루는 2개의 DA변환부 사이에 출력 편차가 발생할 수 있어 이를 보정할 필요가 있다. 그리고 초기화 스위치(SWI)와 클램프 스위치(SWC)는 제2회로부(145)의 DA변환부에 해당하는 보상전압 출력 회로(145DEC, 145DA)의 출력 편차를 보정하기 위한 편차 보정 회로로 정의될 수 있다. 제2회로부(145)에 포함된 보상전압 출력 회로(145DEC, 145DA)(또는 제2DA변환부)의 출력 편차를 보정하는 방법은 다음과 같다.
도 14 및 15에 도시된 바와 같이, 보상전압 출력 회로(145DEC, 145DA)와 전압 센싱 회로(145SEN, 145ADC)는 전압 출력단계(1), 홀딩 단계(2), 초기화 및 샘플링 단계(3), 클램프 단계(4)의 순으로 동작할 수 있다.
도 15 및 도 16과 같이, 전압 출력단계(1) 동안 보상전압 출력 회로(145DEC, 145DA)를 통해 보상전압(Vcomp)이 출력될 수 있다. 보상전압(Vcomp)이 제1시간 동안 출력되는 것과 달리, 데이터전압(Vdata)은 전압 출력단계(1)부터 초기화 및 샘플링 단계(3)를 포함하는 제2시간(제1시간보다 긴 시간) 동안 출력될 수 있다.
초기화 스위치(SWI)는 제1스위치 제어신호(SW init)가 로직로우로 인가되는 전압 출력단계(1)와 홀딩 단계(2) 동안 턴오프된 상태를 유지할 수 있다. 샘플링 스위치(SWS)는 제2스위치 제어신호(SW sam)가 로직로우로 인가되는 전압 출력단계(1)와 홀딩 단계(2) 동안 턴오프된 상태를 유지할 수 있다. 클램프 스위치(SWC)는 제3스위치 제어신호(SW cut)가 로직로우로 인가되는 전압 출력단계(1)와 홀딩 단계(2) 동안 턴오프된 상태를 유지할 수 있다.
도 15 및 도 16과 같이, 홀딩 단계(2) 동안 보상전압(Vcomp)은 출력되지 않으며 다른 스위치들 또한 턴오프 상태를 유지할 수 있다. 홀딩 단계(2)는 서브 픽셀에 인가된 보상전압(Vcomp)이 안정화되는 전압 상태가 되는 조건을 형성하기 위한 것으로서 센싱 방식에 따라 생략되거나 짧아지거나 길어질 수 있다.
도 15 및 도 17과 같이, 초기화 및 샘플링 단계(3) 동안 초기화 스위치(SWI)가 먼저 턴온된 이후 샘플링 스위치(SWS)가 턴온될 수 있다. 초기화 및 샘플링 단계(3)는 샘플링 커패시터(CSA)의 타단에 보상전압(Vcomp)을 형성하고 일단에 보상전압(Vcomp)과 델타전압(Vdelta)을 합산한 전압(Vcomp + Vdelta)을 형성하기 위해 초기화 스위치(SWI)를 먼저 턴온 시킨 이후 샘플링 스위치(SWS)를 턴온시킬 수 있다. 델타전압(Vdelta)은 서브 픽셀에 보상전압(Vcomp)을 인가한 후 오차가 존재할 경우(구동 트랜지스터나 유기 발광다이오드의 문턱전압 오차 등) 취득할 수 있다.
도 15 및 도 18과 같이, 클램프 단계(4) 동안 클램프 스위치(SWC)가 턴온될 수 있다. 클램프 단계(4)는 샘플링 커패시터(CSA)의 타단에 인가된 보상전압(Vcomp)을 클램핑(제거)하기 위해 턴온될 수 있다. 클램프 스위치(SWC)의 클램핑 동작에 의해 보상전압(Vcomp)은 그라운드를 통해 제거되므로 샘플링 커패시터(CSA)에는 델타전압(Vdelta)만 남을 수 있다.
도 15 내지 도 18과 같은 동작을 수행하면, 실제 출력되는 보상전압(Vcomp)과 다른 델타전압(Vdelta)을 취득할 수 있다. 델타전압(Vdelta)은 보상전압(Vcomp) 인가 시, 제2DA변환부인 보상전압 출력 회로(145DEC, 145DA)의 출력 편차로 인하여 발생할 수 있는 출력 편차를 보상하기 위한 편차 보정용 전압값으로 활용할 수 있다.
도 19에서 볼 수 있는 바와 같이 보상전압은 구동 트랜지스터의 소스전압(Vsource)을 형성할 목적으로 인가되고, 데이터전압은 구동 트랜지스터의 게이트전압(Vgate)을 형성할 목적으로 인가될 수 있다. 보상전압과 데이터전압은 각기 다른 변환부에 의해 출력되므로 구동 시간이 증가하거나 특정 환경에 노출될 경우 이들 중 하나에 출력 편차가 유발될 수 있다.
그러나 위의 설명과 같은 회로를 이용하면, 구동 트랜지스터의 소스전압(Vsource)을 형성하기 위한 보상전압의 델타전압(Vdelta)을 취득하고, 구동 트랜지스터의 게이트전압(Vgate)을 형성하기 위한 데이터전압과 비교하는 과정 등을 거쳐 양자 간의 출력 편차를 보정할 수 있다. 이때, 보정되는 대상은 제2DA변환부인 보상전압 출력 회로(145DEC, 145DA)이고 출력 편차 보정을 위한 주기는 임의 설정할 수 있다. 이상과 같은 출력 편차 보정 동작에 의해 데이터 구동부의 구동 신뢰성과 안정성은 향상될 수 있다.
도 20은 본 발명의 제5실시예에 따라 데이터 구동부의 제2회로부에 포함된 전압 센싱 회로를 보다 상세히 설명하기 위한 도면이고, 도 21 내지 도 23은 도 20에 도시된 회로의 동작과 관련된 부분을 설명하기 위한 도면들이다.
도 20에 도시된 바와 같이, 제2회로부(145)는 제4실시예와 유사하지만 실시간 출력 편차 보정을 수행할 수 있도록 센싱부(145SEN)에 제1스위치 그룹(SW1a, SW1b), 제2스위치 그룹(SW2a, SW2b) 및 제2샘플링 커패시터(CSB)가 더 추가되는 차이점이 있을 수 있다.
제1스위치 그룹(SW1a, SW1b)과 제2스위치 그룹(SW2a, SW2b)에 포함된 스위치들의 제어전극은 제2회로부(145)의 로직 회로에 연결될 수 있다. 제1스위치 그룹(SW1a, SW1b)과 제2스위치 그룹(SW2a, SW2b)에 포함된 스위치들 또한 제2회로부(145)의 로직 회로로부터 출력된 스위치 제어신호에 대응하여 턴온 또는 턴오프될 수 있다.
제1스위치 그룹(SW1a, SW1b)은 제2디코더부(145DEC)의 출력단에 제1전극이 연결되고 제2샘플링 커패시터(CSB)의 일단에 제2전극이 연결된 제1A스위치(SW1a)와 그라운드라인(GND)에 제1전극이 연결되고 제2샘플링 커패시터(CSB)의 타단에 제2전극이 연결된 제1B스위치(SW1b)를 포함할 수 있다.
제2스위치 그룹(SW2a, SW2b)은 제2샘플링 커패시터(CSB)의 일단에 제1전극이 연결되고 제2증폭부(145DA)의 비반전단자(+)에 제2전극이 연결된 제2A스위치(SW2a)와 제2샘플링 커패시터(CSB)의 타단에 제1전극이 연결되고 제1샘플링 커패시터(CSA)의 일단에 제2전극이 연결된 제2B스위치(SW2b)를 포함할 수 있다.
제4실시예의 구성에 제1스위치 그룹(SW1a, SW1b), 제2스위치 그룹(SW2a, SW2b) 및 제2샘플링 커패시터(CSB)를 더 추가하면, 제2증폭부(145DA)의 비반전단자(+)에 델타전압(Vdelta)을 직접 인가할 수 있어 실시간 출력 편차 보정을 수행할 수 있다. 델타전압(Vdelta)을 추출하는 단계까지 제4실시예와 동일하므로 이하 추가된 회로와 관련된 부분을 위주로 설명한다.
도 20 및 도 21에 도시된 바와 같이, 보상전압 출력 회로(145DEC, 145DA)와 전압 센싱 회로(145SEN, 145ADC)는 전압 출력단계(1), 홀딩 단계(2), 초기화 및 샘플링 단계(3), 클램프 단계(4), 전압 전달단계(5), 전압 적용단계(6)의 순으로 동작할 수 있다.
초기화 스위치(SWI)는 제1스위치 제어신호(SW init)가 로직하이로 인가되는 기간 동안 턴온될 수 있다. 샘플링 스위치(SWS)는 제2스위치 제어신호(SW sam)가 로직하이로 인가되는 기간 동안 턴온될 수 있다. 클램프 스위치(SWC)는 제3스위치 제어신호(SW cut)가 로직하이로 인가되는 기간 동안 턴온될 수 있다. 제1스위치 그룹(SW1a, SW1b)에 포함된 제1스위치들은 제4스위치 제어신호(SWa)가 로직하이로 인가되는 기간 동안 턴온될 수 있다. 제2스위치 그룹(SW2a, SW2b)에 포함된 제2스위치들은 제5스위치 제어신호(SWb)가 로직하이로 인가되는 기간 동안 턴온될 수 있다.
제4실시예에서 설명한 바와 같이, 전압 출력단계(1), 홀딩 단계(2), 초기화 및 샘플링 단계(3), 클램프 단계(4)를 거치면 델타전압(Vdelta)을 취득할 수 있다. 다만, 클램프 스위치(SWC)는 안정적인 전압 클램핑을 수행하기 위해 클램프 단계(4)부터 전압 적용단계(6)까지 턴온된 상태를 유지할 수 있다.
도 21 및 도 22와 같이, 전압 전달단계(5) 동안 제2샘플링 커패시터(CSB)의 일단에 보상전압(Vcomp)을 인가하고 제2샘플링 커패시터(CSB)의 타단에 그라운드전압을 인가하기 위해 제1스위치 그룹(SW1a, SW1b)에 포함된 제1스위치들은 턴온될 수 있다. 이때, 제1샘플링 커패시터(CSA)의 일단에는 보상전압(Vcomp)이 제거되고 델타전압(Vdelta)만 남을 수 있다.
도 21 및 도 23과 같이, 전압 적용단계(6) 동안 제2샘플링 커패시터(CSB)의 타단에 델타전압(Vdelta)을 인가하고 제2샘플링 커패시터(CSB)의 일단에 보상전압(Vcomp)과 델타전압(Vdelta)을 합산한 전압(Vcomp + Vdelta)을 형성하기 위해 제2스위치 그룹(SW2a, SW2b)에 포함된 제2스위치들은 턴온될 수 있다. 이때, 제2샘플링 커패시터(CSB)의 일단에 형성(또는 부스팅된)된 합산 전압(Vcomp + Vdelta)은 제2증폭부(145DA)의 비반전단자(+)를 통해 인가될 수 있다. 따라서, 제2DA변환부인 보상전압 출력 회로(145DEC, 145DA)의 출력 편차는 실시간 보상될 수 있다.
이상, 본 발명은 구동 트랜지스터의 게이트전극과 소스전극을 통해 전압을 인가하고, 이들 중 적어도 하나를 가변하여 영상(계조)을 표현할 수 있는 효과가 있다. 또한, 본 발명은 영상 표현(계조 구현)에서 중요한 부분을 차지하는 디코더와 변환부가 처리할 수 있는 비트 확장을 통해 화질과 성능을 향상할 수 있는 효과가 있다. 또한, 본 발명은 데이터 구동부를 유연하게 설계할 수 있는 환경을 제공하여 DA변환부 등이 차지하는 면적을 최소화할 수 있는 효과가 있다. 또한, 본 발명은 다른 장치와의 연동을 최소화할 수 있도록 데이터 구동부의 자체적인 전압 보상을 수행하여 소비전력 절감과 더불어 메모리 사용량을 낮출 수 있는 효과가 있다.
140: 데이터 구동부 150: 표시패널
141: 제1회로부 145: 제2회로부
141DEC: 제1디코더부 145DEC: 제2디코더부
141DA: 제1증폭부 145DA: 제2증폭부
CSA: 샘플링 커패시터 SWI: 초기화 스위치
SWC: 클램프 스위치 SW1a, SW1b: 제1스위치 그룹
SW2a, SW2b: 제2스위치 그룹 CSB: 제2샘플링 커패시터

Claims (12)

  1. 서브 픽셀을 포함하는 표시패널;
    상기 서브 픽셀에 스캔신호를 공급하는 스캔 구동부; 및
    상기 서브 픽셀의 제1신호라인에 데이터전압을 공급하기 위한 제1회로부와, 상기 서브 픽셀의 제2신호라인에 보상전압을 공급하기 위한 제2회로부를 갖는 데이터 구동부를 포함하고,
    상기 제2회로부는 상기 보상전압을 출력하기 위한 보상전압 출력 회로와, 상기 서브 픽셀을 센싱하기 위한 전압 센싱 회로를 포함하는 발광표시장치.
  2. 제1항에 있어서,
    상기 데이터 구동부는
    상기 서브 픽셀에 상기 보상전압을 인가한 후 센싱을 통해 취득한 센싱전압을 기반으로 상기 서브 픽셀에 포함된 소자의 열화를 보상하기 위한 센싱값을 마련하는 발광표시장치.
  3. 제1항에 있어서,
    상기 데이터 구동부는
    상기 서브 픽셀에 상기 보상전압을 인가한 후 센싱을 통해 취득한 델타전압을 기반으로 상기 제2회로부에 포함된 제2DA변환부의 출력 편차를 보정하는 발광표시장치.
  4. 제3항에 있어서,
    상기 전압 센싱 회로는
    상기 보상전압과 상기 델타전압을 합한 전압을 상기 샘플링 커패시터의 일단에 인가하고, 상기 보상전압을 샘플링 커패시터의 타단에 인가하고, 상기 샘플링 커패시터의 일단에 델타전압만 남도록 상기 샘플링 커패시터의 타단에 인가된 상기 보상전압을 제거하는 센싱부를 포함하는 발광표시장치.
  5. 제4항에 있어서,
    상기 센싱부는
    상기 델타전압을 디지털 형태로 변환하여 타이밍 제어부에 전송하거나 상기 델타전압을 상기 제2DA변환부에 전달하는 발광표시장치.
  6. 제4항에 있어서,
    상기 제2회로부는
    상기 보상전압 출력 회로에 제1입력단이 연결되고 상기 전압 센싱 회로에 제2입력단이 연결되고 상기 데이터 구동부의 출력부에 출력단이 연결된 선택 회로와,
    상기 델타전압을 샘플링하기 위한 샘플링 커패시터와,
    상기 샘플링 커패시터의 일단에 제1전극이 연결되고 상기 선택 회로의 제2입력단에 제2전극이 연결된 샘플링 스위치와,
    상기 샘플링 커패시터의 타단에 제1전극이 연결되고 상기 보상전압을 증폭하여 출력하는 제2증폭부의 출력단에 제2전극이 연결된 초기화 스위치와,
    상기 샘플링 커패시터의 타단에 제1전극이 연결되고 그라운드라인에 제2전극이 연결된 클램프 스위치와,
    상기 델타전압을 디지털 형태로 변환하여 출력하는 AD변환부의 입력단에 제1전극이 연결되고 상기 샘플링 커패시터의 일단에 제2전극이 연결된 변환 스위치를 포함하는 발광표시장치.
  7. 제4항에 있어서,
    상기 제2회로부는
    디지털 형태의 보상신호를 아날로그 형태의 상기 보상전압으로 출력하는 제2디코더부와,
    상기 보상전압을 증폭하여 출력하는 제2증폭부와,
    상기 제2증폭부의 출력단에 제1입력단이 연결되고 상기 데이터 구동부의 출력부에 출력단이 연결된 선택 회로와,
    상기 델타전압을 샘플링하기 위한 샘플링 커패시터와,
    상기 샘플링 커패시터의 일단에 제1전극이 연결되고 상기 선택 회로의 제2입력단에 제2전극이 연결된 샘플링 스위치와,
    상기 샘플링 커패시터의 타단에 제1전극이 연결되고 상기 보상전압을 출력하는 제2증폭부의 출력단에 제2전극이 연결된 초기화 스위치와,
    상기 샘플링 커패시터의 타단에 제1전극이 연결되고 그라운드라인에 제2전극이 연결된 클램프 스위치와,
    상기 델타전압을 디지털 형태로 변환하여 출력하는 AD변환부의 입력단에 제1전극이 연결되고 상기 샘플링 커패시터의 일단에 제2전극이 연결된 변환 스위치와,
    상기 보상전압과 상기 델타전압을 합산한 전압을 상기 제2증폭부의 비반전단자에 제공하기 위한 제2샘플링 커패시터와,
    상기 샘플링 커패시터의 일단에 존재하는 상기 델타전압과 상기 제2샘플링 커패시터의 일단에 존재하는 상기 보상전압이 합산되도록 스위칭 동작하는 스위치 그룹들을 포함하는 발광표시장치.
  8. 제1항에 있어서,
    상기 스위치 그룹들은
    상기 제2디코더부의 출력단에 제1전극이 연결되고 상기 제2샘플링 커패시터의 일단에 제2전극이 연결된 제1A스위치와, 그라운드라인에 제1전극이 연결되고 상기 제2샘플링 커패시터의 타단에 제2전극이 연결된 제1B스위치를 갖는 제1스위치 그룹과,
    상기 제2샘플링 커패시터의 일단에 제1전극이 연결되고 상기 제2증폭부의 비반전단자에 제2전극이 연결된 제2A스위치와, 상기 제2샘플링 커패시터의 타단에 제1전극이 연결되고 상기 샘플링 커패시터의 일단에 제2전극이 연결된 제2B스위치를 갖는 제2스위치 그룹을 포함하는 발광표시장치.
  9. 제8항에 있어서,
    상기 샘플링 스위치와 상기 초기화 스위치는 중첩된 턴온 구간을 갖고,
    상기 제1스위치 그룹과 상기 제2스위치 그룹은 비중첩된 턴온 구간을 갖고,
    상기 클램프 스위치는 상기 제1스위치 그룹 및 상기 제2스위치 그룹과 중첩된 턴온 구간을 갖는 발광표시장치.
  10. 제1항에 있어서,
    상기 제1회로부와 상기 제2회로부는
    타이밍 제어부로부터 출력된 신호를 한 라인분씩 인가받고 시프트하여 출력하는 시프트 레지스터와,
    상기 시프트 레지스터로부터 출력된 신호를 샘플링한 후 출력하는 샘플링 레지스터와,
    상기 샘플링 레지스터로부터 출력된 신호를 홀딩한 후 출력하는 홀딩 레지스터와,
    상기 홀딩 레지스터로부터 출력된 신호를 아날로그 형태의 전압으로 변환하여 출력하는 DA변환부와,
    상기 DA변환부로부터 출력된 전압을 출력하는 출력부를 각각 포함하고,
    상기 제1회로부와 상기 제2회로부는 할당된 비트 수가 다른 발광표시장치.
  11. 서브 픽셀의 제1신호라인에 데이터전압을 공급하는 단계;
    상기 서브 픽셀의 제2신호라인에 보상전압을 공급하는 단계;
    상기 데이터전압과 상기 보상전압을 기반으로 표시패널 상에 영상을 표시하는 단계; 및
    상기 서브 픽셀에 상기 보상전압을 인가한 후 센싱을 통해 취득한 센싱전압을 기반으로 상기 서브 픽셀에 포함된 소자의 열화를 보상하는 단계를 포함하는 발광표시장치의 구동방법.
  12. 제11항에 있어서,
    상기 발광표시장치의 구동방법은
    상기 서브 픽셀에 상기 보상전압을 인가한 후 센싱을 통해 취득한 델타전압을 기반으로 상기 보상전압을 생성하기 위한 보상전압 출력 회로의 출력 편차를 보정하는 단계를 더 포함하는 발광표시장치의 구동방법.
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