KR20060092693A - 다층 인쇄회로기판과 이를 이용한 비지에이 반도체 패키지의 실장 구조 및 그 방법 - Google Patents

Abstract

본 발명은 다층 인쇄회로기판과 비지에이 반도체 패키지의 실장 구조 및 그 방법에 관한 것이다. 종래 다층 인쇄회로기판에 비지에이 반도체 패키지를 실장함에 있어서는 비지에이 반도체 패키지와 인쇄회로기판 간의 슬립에 의한 오정렬이 발생하여 실장 불량을 초래하게 되며, 비지에이 반도체 패키지의 솔더볼이 리플로우되면서 탑 컨덕터에 융착되는 과정에서 리플로우되는 솔더가 다른 탑 컨덕터나 비아홀에도 융착되어 단락에 의한 반도체 패키지의 실장 불량이 발생하게 되고, 탑 컨덕터와 비아홀이 이격된 위치에 형성하고 이들을 별도의 탑 컨덕터 패턴에 의해 전기적으로 연결하여야 하므로 탑 컨덕터가 형성되는 기판의 설계가 복잡하게 되고, 이들 탑 컨덕터와 비아홀 및 탑 컨덕터 패턴이 차지하는 면적이 넓어지는 만큼 다층 인쇄회로기판의 소형화에 지장을 주게 되는 문제점이 있었다. 본 발명은 탑 컨덕터와 비아홀을 동심상으로 형성하고, 이 비아홀에 비지에이 반도체 패키지의 솔더볼을 위치시킴으로써 비지에이 반도체 패키지와 다층 인쇄회로기판 간의 오정렬 없이 정확한 실장이 가능하게 되며, 리플로우된 솔더가 다른 탑 컨덕터에 융착되는 일이 없어 단락에 의한 실장 불량을 배제할 수 있으며, 다층 인쇄회로기판의 설계가 용이하고 소형화할 수 있게 되는 것이다.

Description

다층 인쇄회로기판과 이를 이용한 비지에이 반도체 패키지의 실장 구조 및 그 방법{MULTI LAYER PRINTED CIRCUIT BOARD AND STRUCTURE FOR MOUNTING BGA SEMICONDUCTOR USING THE SAME AND METHOD THEREOF}

도 1은 종래 비지에이 반도체 패키지가 실장되는 인쇄회로기판의 평면도,

도 2는 도 1의 Ⅱ-Ⅱ선 단면도,

도 3은 종래 다층 인쇄회로기판에 비지에이 반도체 패키지를 실장한 상태의 단면도,

도 4는 본 발명에 의한 다층 인쇄회로기판의 평면도,

도 5는 도 4의 Ⅴ-Ⅴ선 단면도,

도 6은 본 발명에 의한 다층 인쇄회로기판에 비지에이 반도체 패키지를 실장한 상태를 보인 단면도,

도 7은 본 발명에 의한 비지에이 반도체 패키지의 실장 방법을 보인 공정도.

** 도면의 주요 부분에 대한 부호의 설명 **

10 : 다층 인쇄회로기판 11,12 : 기판

13 : 탑 컨덕터 14 : 비아홀

14a,14b : 돌출링부 20 : 비지에이 반도체 패키지

22 : 솔더볼 30 : 크림 솔더

본 발명은 비지에이(BGA; Ball Grid Array) 반도체 패키지에 관한 것으로, 특히 다층 인쇄회로기판(Multi-Layer Printed Circuit Board)에 대한 비지에이 반도체 패키지의 실장 시 오정렬(Miss-Align)과 이에 따른 실장 불량을 방지할 수 있도록 한 비지에이 반도체 패키지의 실장 구조 및 그 방법에 관한 것이다.

일반적인 비지에이 반도체 패키지(1)는 도 1에 도시한 바와 같이, 패키지 몸체(2)의 하면에 외부리드로서의 복수개의 솔더볼(Solder Ball)(3)을 구비한 구조로 되어 있다.

이러한 비지에이 반도체 패키지가 실장되는 다층 인쇄회로기판(4)은 도 도 1 및 도 2에 도시한 바와 같이, 상층 기판(5)과 이 상층 기판(5)의 하부에 적층되는 하층 기판(6)으로 구성되며, 이들 상층 기판(5)과 하층 기판(6)에는 배선패턴(미도시)들이 형성되어 있고, 상층 기판(5)에는 비지에이 반도체 패키지의 솔더볼(3)에 대응하는 탑 컨덕터(Top Conductor)(7)와, 상기 상층 기판(5)과 하층 기판(6)의 배선패턴을 전기적으로 연결하기 위한 비아홀(8)과, 상기 탑 컨덕터(7)와 비아홀(8)을 전기적으로 연결하기 위한 탑 컨덕터 패턴(9)이 구비되어 있다.

그러나 이러한 종래의 비지에이 반도체 패키지를 다층 인쇄회로기판(4)에 실장함에 있어서는 상층 기판(5)의 상면에 형성된 탑 컨덕터(7)가 단순히 평면상으로 형성되어 있기 때문에 비지에이 반도체 패키지(1)의 솔더볼(3)이 리플로우(Reflow)되면서 탑 컨덕터(7)에 융착되는 과정에서 리플로우되는 솔더가 다른 탑 컨덕터(7)나 비아홀(8)에도 융착되어 단락(Short)에 의한 반도체 패키지의 실장 불량이 발생하게 되는 문제점이 있었다.

또한 종래의 비지에이 반도체 패키지(1)를 실장함에 있어서 탑 컨덕터(7)가 단순히 평면상으로 형성되어 있기 때문에 비지에이 반도체 패키지(1)와 인쇄회로기판(4) 간의 슬립(Slip)에 의한 오정렬(Miss Align)이 발생하여 실장 불량을 초래하게 되는 문제점이 있었다.

또한 탑 컨덕터(7)와 비아홀(8)이 이격된 위치에 형성되고, 이들 탑 컨덕터(7)와 비아홀(8)을 전기적으로 연결하기 위한 탑 컨덕터 패턴(9)을 형성하여야 하므로 탑 컨덕터가 형성되는 기판의 설계가 복잡하게 되고, 이들 탑 컨덕터(7)와 비아홀(8) 및 탑 컨덕터 패턴(9)이 차지하는 면적이 넓어지는 만큼 다층 인쇄회로기판(4)의 소형화에 지장을 주게 되는 문제점이 있었다.

따라서 본 발명의 목적은 비지에이 반도체 패키지를 인쇄회로기판에 실장하기 위하여 솔더볼을 리플로우하여 인쇄회로기판의 탑 컨덕터에 융착하는 과정에서 리플로우된 솔더가 다른 탑 컨덕터나 비아홀에 융착되는 것을 방지하여 반도체 패키지의 실장 불량을 배제할 수 있도록 한 다층 인쇄회로기판과 비지에이 반도체 패키지의 실장 구조 및 그 방법을 제공하려는 것이다.

본 발명의 다른 목적은 비지에이 반도체 패키지를 인쇄회로기판에 실장하기 위하여 솔더볼을 인쇄회로기판에 정렬하는 과정에서 오정렬이 발생하는 것을 방지하여 비지에이 반도체 패키지의 실장 불량을 배제할 수 있도록 한 반도체 패키지의 실장 구조 및 그 방법을 제공하려는 것이다.

본 발명의 다층 인쇄회로기판의 설계가 간편하고, 소형화할 수 있도록 한 다층 인쇄회로기판을 제공하려는 것이다.

본 발명은 상술한 목적을 달성하기 위하여, 각각 배선패턴이 형성되는 복수 층의 기판을 구비하며, 최상층 기판을 제외한 기판에 탑 컨덕터와, 최하층 기판을 제외한 기판에 상기 탑 컨덕터와 동심상으로 형성되어 상기 각 기판들의 배선패턴을 전기적으로 연결하기 위한 비아홀을 포함하여 구성되는 다층 인쇄회로기판이 제공된다.

또한 본 발명은 상술한 목적을 달성하기 위하여, 패키지 몸체와, 이 패키지 몸체의 하면에 형성된 솔더볼을 구비한 비지에이 반도체 패키지와; 각각 배선패턴이 형성된 복수 층의 기판으로 구비하며, 최상층 기판에 상기 솔더볼에 대응하여 형성되는 탑 컨덕터와, 최하층 기판을 제외한 기판에 상기 탑 컨덕터와 동심상으로 형성되어 각 기판들의 배선패턴을 전기적으로 연결하는 비아홀을 구비한 다층 인쇄회로기판 및; 상기 비아홀에 충전되어 상기 솔더볼과 비아홀을 전기적으로 연결하는 크림 솔더를 포함하여 구성되는 비지에이 반도체 패키지의 실장 구조를 제공한다.

상기 비아홀의 상, 하단에는 상, 하측 돌출링부가 더 구비된다.

또한 본 발명은 상술한 목적을 달성하기 위하여, 복수 층의 기판으로 구성되며, 최상층 기판에 상기 솔더볼에 대응하여 형성되는 탑 컨덕터와, 최하층 기판을 제외한 기판들에 상기 탑 컨덕터와 동심상으로 형성되어 상기 각 기판의 배선패턴들을 전기적으로 연결하는 비아홀을 구비한 다층 인쇄회로기판을 준비하는 단계와; 상기 비아홀에 크림 솔더를 충전하는 단계와; 상기 비아홀의 상측 돌출링부에 비지에이 반도체 패키지의 솔더볼을 위치시키는 단계와; 상기 솔더볼과 크림 솔더를 리플로우시키는 단계를; 포함하여 이루어지는 비지에이 반도체 패키지의 실장 방법을 제공한다.

상기 솔더볼과 크림 솔더의 리플로우 과정에서 상기 비아홀의 상단에 형성된 상측 돌출링부가 리플로우된 솔더의 흐름을 제한하는 댐의 역할을 한다.

이하, 본 발명에 의한 비지에이 반도체 패키지의 실장 구조 및 그 방법을 첨부 도면에 도시한 실시례에 따라서 상세히 설명한다.

도 4는 본 발명에 의한 다층 인쇄회로기판의 평면도, 도 5는 도 4의 Ⅴ-Ⅴ선 단면도이다.

도 4 및 도 5에서 10은 본 발명에 의한 다층 인쇄회로기판으로서, 복수 층(도면에서는 2개 층)의 기판(11,12)으로 구성된다.

상기 이들 기판(11,12)에는 배선패턴(미도시)이 각각 형성되며, 상층 기판(11)에는 탑 컨덕터(13)와, 상기 탑 컨덕터(13)와 동심상으로 형성되어 상기 상층 기판(11)의 배선패턴과 하층 기판(12)의 배선패턴을 전기적으로 연결하기 위한 비아홀(14)이 형성된다.

상기 비아홀(14)은 상기 상층 기판(11의 상면에서 돌출되는 상측 돌출링부(14a)와, 상기 하층 기판(12)의 배선패턴에 전기적으로 접촉되는 하측 돌출링부(14b)를 구비한다.

상기 바이홀(14)의 내경은 후술하는 비지에이 반도체 패키지(20)의 솔더볼(12)의 직경보다 작게 형성하는 것이 바람직하다.

이와 같이 구성된 본 발명의 다층 인쇄회로기판(10)은 탑 컨덕터(13)와 비아홀(14)이 동심상으로 형성되어 있고, 별도의 탑 컨덕터 패턴이 필요 없게 되므로 다층 인쇄회로기판(10)의 설계가 간편하게 되고, 다층 인쇄회로기판(10)의 소형화를 기할 수 있게 된다.

도 6은 본 발명에 의한 비지에이 반도체 패키지의 실장 구조를 보인 단면도이다.

도 6에서 20은 비지에이 반도체 패키지로서, 패키지 몸체(21)와, 이 패키지 몸체(21)의 하면에 형성된 솔더볼(22)로 구성되며, 상기 패키지 몸체(21)는 기판과, 이 기판 상에 탑재되는 반도체 칩과, 기판의 배선패턴과 반도체 칩의 패드를 전기적으로 연결하는 금속와이어와, 이들 기판과 반도체 칩 및 금속와이어를 보호하는 밀봉부재를 포함하는 것으로, 이는 종래의 비지에이 반도체 패키지와 동일한 것이다.

본 발명에 의한 실장 구조는 도 6에 도시한 바와 같이, 패키지 몸체(21)와, 이 패키지 몸체(21)의 하면에 형성된 솔더볼(22)을 구비한 비지에이 반도체 패키지(20)와; 각각 배선패턴(미도시)이 형성된 상층 기판(11)과 하층 기판(12)으로 구비 하며, 상측 기판(11)에 상기 솔더볼(22)에 대응하여 형성되는 탑 컨덕터(13)와 이 탑 컨덕터(13)와 동심상으로 형성되어 상기 상층 기판(11)의 배선패턴과 하층 기판(12)의 배선패턴을 전기적으로 연결하는 비아홀(14)을 구비한 다층 인쇄회로기판(10) 및; 상기 비아홀(14)에 충전되어 상기 솔더볼(22)과 비아홀(14)을 전기적으로 연결하는 크림 솔더(Cream Solder)(30)를 포함하여 구성된다.

상기 비아홀(14)은 상기 상층 기판(11의 상면에서 돌출되어 상기 솔더볼(22)의 위치를 결정하는 상측 돌출링부(14a)와, 상기 하층 기판(12)의 배선패턴에 전기적으로 접촉되는 하측 돌출링부(14b)를 구비한다.

도 7은 본 발명에 의한 비지에이 반도체 패키지의 실장 방법을 보인 공정도이다.

본 발명에 의한 비지에이 반도체 패키지의 실장 방법은, 도 7a에 도시한 바와 같이, 복수 층의 기판(11,12)으로 구성되며, 최상층 기판(11)에 상기 솔더볼(22)에 대응하여 형성되는 탑 컨덕터(13)와, 최하층 기판(12)을 제외한 기판들에 상기 탑 컨덕터(13)와 동심상으로 형성되어 상기 각 기판(11)의 배선패턴들을 전기적으로 연결하는 비아홀(14)을 구비한 다층 인쇄회로기판(10)을 준비하는 단계와; 도 7b에 도시한 바와 같이, 상기 비아홀(14)에 크림 솔더(30)를 충전하는 단계와; 도 7c에 도시한 바와 같이, 상기 비아홀(14)의 상측 돌출링부(14a)에 비지에이 반도체 패키지(20)의 솔더볼(22)을 위치시키는 단계와; 도 7d에 도시한 바와 같이, 상기 솔더볼(22)과 크림 솔더(30)를 리플로우시키는 단계를; 포함하여 이루어진다.

이러한 본 발명에 의한 비지에이 반도체 패키지의 실장 구조 및 그 방법은 비지에이 반도체 패키지(20)의 솔더볼(22)이 비아홀(14)의 상측 돌출링부(14a)에 의해 그 위치가 결정되므로 오정렬이 발생하지 않고 정확한 위치로 정렬되어 실장 불량을 방지할 수 있게 된다.

또한 솔더볼(22)과 크림 솔더(30)를 리플로우 시켰을 때 상기 상측 돌출링부(14a)가 리플로우된 솔더의 흐름을 제한하는 댐(Dam) 역할을 하게 됨과 아울러 리플로우된 솔더볼(22)과 크림 솔더(30)가 동일 재질간의 응집력에 의해 서로 응집되어 리플로우된 솔더가 탑 컨덕터(13)의 범위를 벗어나는 일이 없게 되어 단락에 의한 실장 불량을 방지할 수 있게 된다.

상술한 도시례에서는 다층 인쇄회로기판(10)이 상층 기판(11)과 하층 기판(12)의 2개 층으로 구성된 예를 도시하고 있으나, 반드시 이로서 국한되는 것이 아니고, 3개 이상의 기판이 적층된 형태의 것일 수도 있다.

이때, n개의 기판이 적층되었다고 하면, 최하층의 n번째 기판을 제외한 1 ~ n-1번째 기판에는 상기 비아홀(14)을 형성하고, 각 비아홀(14)에는 상, 하측 돌출링부(14a,14b)를 형성하는 것이다.

이상과 같이 본 발명에 의하면 다층 인쇄회로기판를 구성하는 상층 기판에 형성되는 탑 컨덕터와 비아홀을 동심상으로 형성함으로써 다층 인쇄회로기판의 설계가 간편하게 되고, 소형화할 수 있게 되는 효과가 있다.

또한 본 발명에 의하면 다층 인쇄회로기판을 구성하는 상층 기판에 형성되는 탑 컨덕터와 비아홀을 동심상으로 형성하고, 비아홀에 크림 솔더를 충전한 다음 비 지에이 반도체 패키지의 솔더볼을 비아홀의 상측 돌출링부에 위치시킨 상태에서 솔더볼과 크림 솔더를 리플로우시킴으로써 리플로우된 솔더가 다른 탑 컨덕터나 비아홀에 융착되는 것을 방지하여 반도체 패키지의 실장 불량을 배제할 수 있게 되는 효과가 있다.

또한 본 발명에 의하면 다층 인쇄회로기판을 구성하는 상층 기판에 형성되는 탑 컨덕터와 비아홀을 동심상으로 형성하고, 비아홀에 크림 솔더를 충전한 다음 비지에이 반도체 패키지의 솔더볼을 비아홀의 상측 돌출링부에 위치시킨 상태에서 솔더볼과 크림 솔더를 리플로우시켜 실장하는 것이므로 비지에이 반도체 패키지를 인쇄회로기판에 실장하기 위하여 솔더볼을 인쇄회로기판에 정렬하는 과정에서 오정렬이 발생하는 것을 방지하여 비지에이 반도체 패키지의 실장 불량을 배제할 수 있게 되는 효과가 있다.

Claims (6)

1. 각각 배선패턴이 형성되는 복수 층의 기판을 구비하며, 최상층 기판을 제외한 기판에 탑 컨덕터와, 최하층 기판을 제외한 기판에 상기 탑 컨덕터와 동심상으로 형성되어 상기 각 기판들의 배선패턴을 전기적으로 연결하기 위한 비아홀을 포함하여 구성되는 다층 인쇄회로기판.
2. 제 1항에 있어서, 상기 비아홀의 상, 하단에는 상, 하측 돌출링부가 더 구비됨을 특징으로 하는 다층 인쇄회로기판.
3. 패키지 몸체와, 이 패키지 몸체의 하면에 형성된 솔더볼을 구비한 비지에이 반도체 패키지와; 각각 배선패턴이 형성된 복수 층의 기판으로 구비하며, 최상층 기판에 상기 솔더볼에 대응하여 형성되는 탑 컨덕터와, 최하층 기판을 제외한 기판에 상기 탑 컨덕터와 동심상으로 형성되어 각 기판들의 배선패턴을 전기적으로 연결하는 비아홀을 구비한 다층 인쇄회로기판 및; 상기 비아홀에 충전되어 상기 솔더볼과 비아홀을 전기적으로 연결하는 크림 솔더를 포함하여 구성되는 비지에이 반도체 패키지의 실장 구조.
4. 제 3항에 있어서, 상기 비아홀의 상, 하단에는 상, 하측 돌출링부가 더 구비됨을 특징으로 하는 다층 인쇄회로기판.
5. 복수 층의 기판으로 구성되며, 최상층 기판에 상기 솔더볼에 대응하여 형성되는 탑 컨덕터와, 최하층 기판을 제외한 기판들에 상기 탑 컨덕터와 동심상으로 형성되어 상기 각 기판의 배선패턴들을 전기적으로 연결하는 비아홀을 구비한 다층 인쇄회로기판을 준비하는 단계와;

   상기 비아홀에 크림 솔더를 충전하는 단계와;

   상기 비아홀의 상측 돌출링부에 비지에이 반도체 패키지의 솔더볼을 위치시키는 단계와;

   상기 솔더볼과 크림 솔더를 리플로우시키는 단계를; 포함하여 이루어지는 비지에이 반도체 패키지의 실장 방법.
6. 제 5항에 있어서, 상기 솔더볼과 크림 솔더의 리플로우 과정에서 상기 비아홀의 상단에 형성된 상측 돌출링부가 리플로우된 솔더의 흐름을 제한하는 댐의 역할을 하도록 함을 특징으로 하는 비지에이 반도체 패키지의 실장 방법.

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