KR20060083284A - 솔더 기둥을 이용한 반도체 패키지의 기판 접합 구조 및방법 - Google Patents

솔더 기둥을 이용한 반도체 패키지의 기판 접합 구조 및방법 Download PDF

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Abstract

본 발명은 종래의 솔더 볼 대신에 솔더 기둥을 이용한 반도체 패키지의 기판 접합 구조 및 방법에 관한 것이다. 반도체 패키지와 패키지 실장 기판에서 서로 마주보는 면에 각각 형성된 절연 보호막은 종래에 비하여 두껍게 형성되며, 솔더 기둥은 절연 보호막의 개구부를 통하여 배선층에 접합된다. 이 때, 양쪽 절연 보호막의 두께 합은 솔더 기둥의 높이의 약 20% 내지 약 100%이며, 바람직하게는 약 80%이다. 따라서 절연 보호막이 솔더 기둥의 주위를 감싸게 되어 접합 신뢰성을 향상시킬 수 있다.
볼 그리드 어레이 패키지(BGA package), 패키지 실장 기판, 솔더 볼(solder ball), 솔더 기둥(solder column), 포토 솔더 레지스트(PSR)

Description

솔더 기둥을 이용한 반도체 패키지의 기판 접합 구조 및 방법{structure and method of joining semiconductor package to substrate using solder column}
도 1은 외부접속 단자로서 리드 프레임을 이용한 반도체 패키지의 전형적인 구조를 나타내는 단면도이다.
도 2a와 도 2b는 외부접속 단자로서 솔더 볼을 이용한 반도체 패키지의 전형적인 구조를 나타내는 단면도 및 확대 단면도이다.
도 3은 솔더 볼을 이용한 반도체 패키지의 기판 접합 구조를 나타내는 단면도이다.
도 4a와 도 4b는 도 3에 도시된 종래의 접합 구조에서 발생하는 문제점을 나타내는 단면도들이다.
도 5는 본 발명의 실시예에 따른 반도체 패키지의 기판 접합 구조를 나타내는 단면도이다.
도 6a와 도 6b는 도 5에 도시된 접합 구조에 사용되는 반도체 패키지의 구조를 나타내는 단면도 및 확대 단면도이다.
도 7a와 도 7b는 도 5에 도시된 접합 구조에 사용되는 패키지 실장 기판의 구조와 형성 방법을 나타내는 단면도들이다.
<도면에 사용된 참조 번호의 설명>
10, 20, 40: 반도체 패키지(semiconductor package)
11: 리드 프레임(lead frame)
12, 22, 44: 집적회로 칩(IC chip)
21: 솔더 볼(solder ball)
23, 46: 몰딩 수지(molding resin)
24, 41: 인쇄회로기판(PCB)
25, 31, 42, 51: 구리 배선층(copper layer)
26, 32, 43, 52: 절연 보호막(non-conductive protecting layer)
30, 50: 패키지 실장 기판(package mounting substrate)
43a, 52a: (절연 보호막의) 개구부(opening)
53: 솔더 기둥(solder column)
53a: 솔더 페이스트(solder paste)
54: 인쇄 마스크(printing mask)
55: 스퀴즈(squeeze)
본 발명은 반도체 패키지 기술에 관한 것으로서, 보다 구체적으로는 반도체 패키지와 기판 사이의 솔더 접합 구조 및 방법에 관한 것이다.
집적회로 칩의 집적도가 증가하면서 동일 크기의 칩에 더 많은 회로 배치가 가능해짐에 따라 집적회로 칩은 더 많은 입출력 신호를 주고받게 되었다. 이에 따라, 반도체 패키지도 제한된 면적 내에 보다 많은 외부접속 단자들을 배치해야 할 필요성에 직면하게 되었다. 이러한 요구를 충족시키기 위한 방편 중의 하나로 볼 그리드 어레이(ball grid array; BGA) 패키지가 개발되었다.
외부접속 단자로 사용되는 리드(lead)들이 칩 주변 쪽에 1차원적으로 배열되는 기존의 리드 프레임(lead frame) 패키지와 달리, 볼 그리드 어레이 패키지는 외부접속 단자로 사용되는 솔더 볼(solder ball)들을 칩 표면 쪽에 2차원적으로 배열하기 때문에 훨씬 효율적인 배치가 가능해진다. 도 1은 리드(11)들이 칩(12) 주변에 배열된 리드 프레임 패키지(10)의 전형적인 구조를 나타내고 있고, 도 2a는 솔더 볼(21)들이 칩(22) 표면 쪽에 배열된 볼 그리드 어레이 패키지(20)의 전형적인 구조를 나타내고 있다.
도 2b는 도 2a의 "A" 부분을 확대하여 나타낸 확대 단면도이다. 도 2a와 도 2b를 참조하면, 볼 그리드 어레이 패키지(20)는 인쇄회로기판(24)을 구비하며, 인쇄회로기판(24)의 상부면(24a)에는 집적회로 칩(도 2a의 22)과 몰딩 수지(도 2a의 23)를, 하부면(24b)에는 솔더 볼(21)을 형성한다. 인쇄회로기판(24)의 하부면(24b)에는 구리 배선층(25)이 형성되고 절연 보호막(26)으로 덮여 있다. 솔더 볼(21)은 절연 보호막(26)을 통하여 부분적으로 노출된 구리 배선층(25)에 부착된다.
그런데 솔더 볼(21)을 이용하는 반도체 패키지(20)는 패키지 실장 기판 위에 실장된 구조에서 종종 문제가 발생한다. 도 3은 솔더 볼(21)을 이용한 반도체 패키지(20)의 기판 접합 구조를 나타내는 단면도이다. 도 3에 도시된 바와 같이, 반도 체 패키지(20)는 솔더 볼(21)을 통하여 패키지 실장 기판(30)에 기계적, 전기적으로 연결된다. 패키지 실장 기판(30)은 반도체 패키지(20)의 인쇄회로기판(23)과 마찬가지로 구리 배선층(31)과 절연 보호막(32)을 구비하고 있다.
반도체 패키지(20)는 집적회로 칩(도 2a의 22)과 몰딩 수지(도 2a의 23) 등의 여러 구성요소들로 이루어진 구조체이므로 패키지 실장 기판(30)과 열팽창계수가 다르다. 따라서 열팽창계수의 차이에 따른 응력이 솔더 볼(21)로 집중되고, 그로 인하여 솔더 볼 접합부에 종종 문제가 발생한다. 도 4a와 도 4b는 도 3에 도시된 종래의 접합 구조에서 발생하는 문제점을 나타내는 단면도들이다.
반도체 패키지(20)는 조립 공정을 마친 후 온도 변화(temperature cycle)를 수반한 소정의 환경시험을 거친다. 이 때, 열팽창계수가 서로 다른 반도체 패키지(20)와 패키지 실장 기판(30)은 열에 의한 팽창, 수축의 정도가 다르기 때문에 도 4a에 도시된 바와 같이 서로 반대 방향의 응력을 받게 된다. 따라서 도 4b에 도시된 바와 같이 솔더 볼(21)과 구리 배선층(25, 31)의 계면에서 균열(33, crack)이 자주 발생한다. 한편, 이러한 솔더 접합부의 불량은 실장 기판(30)이 외력에 의하여 물리적으로 변형되는 경우에 발생하기도 한다.
따라서 패키지 실장 기판에 반도체 패키지를 실장할 때 접합 신뢰성을 향상시킬 수 있는 방안이 필요하다.
이러한 필요성에 따라 반도체 패키지와 패키지 실장 기판 사이의 새로운 접합 구조를 제공하고자 하는 것이 본 발명의 주된 목적이다.
본 발명의 다른 목적은 반도체 패키지와 패키지 실장 기판 사이의 새로운 접합 구조를 구현하기에 적합한 방법을 제공하기 위한 것이다.
이러한 목적을 달성하기 위하여, 본 발명은 종래의 솔더 볼 대신에 솔더 기둥을 이용하는 반도체 패키지의 기판 접합 구조와 방법을 제공한다.
본 발명에 따른 반도체 패키지의 기판 접합 구조는 반도체 패키지와 패키지 실장 기판과 솔더 기둥을 포함하여 구성된다.
반도체 패키지는 집적회로 칩이 부착되는 제1면과 그 반대쪽 면인 제2면을 가지는 인쇄회로기판을 구비한다. 또한, 제2면에 제1 배선층이 소정의 패턴으로 형성되며, 제1 배선층을 덮도록 제1 절연 보호막이 제2면에 형성된다. 제1 절연 보호막은 제1 개구부를 통하여 제1 배선층의 접합 영역을 노출시킨다.
패키지 실장 기판은 제2면을 향하는 제3면과, 제3면에 소정의 패턴으로 형성되는 제2 배선층과, 제2 배선층을 덮도록 제3면에 형성되며 제2 개구부를 통하여 제2 배선층의 접합 영역을 노출시키는 제2 절연 보호막을 구비한다.
솔더 기둥은 제1 개구부와 제2 개구부 내에 채워지고 제1 배선층과 제2 배선층에 접합된다.
특히, 본 발명에 따른 반도체 패키지의 기판 접합 구조에 있어서, 제1 개구부의 깊이와 제2 개구부의 깊이의 합은 솔더 기둥의 높이의 약 20% 내지 약 100%이다.
본 발명에 따른 반도체 패키지의 기판 접합 구조에 있어서, 솔더 기둥의 옆 면은 제2면 및 제3면과 실질적으로 수직을 이루는 것이 바람직하다. 또한, 제1 개구부와 제2 개구부의 내벽에 금속막이 형성될 수 있다.
본 발명에 따른 반도체 패키지의 기판 접합 방법은, 전술한 구성을 가지는 반도체 패키지와 패키지 실장 기판을 각각 제공하는 단계와, 제2 배선층과 접합되도록 제2 개구부 안에 솔더 기둥을 형성하는 단계와, 솔더 기둥을 제1 개구부 안에 삽입하여 제1 배선층과 접합하는 단계를 포함한다. 제1 개구부의 깊이와 제2 개구부의 깊이의 합은 솔더 기둥의 높이의 약 20% 내지 약 100%인 것이 특징이다.
본 발명에 따른 반도체 패키지의 기판 접합 방법에 있어서, 솔더 기둥을 형성하는 단계는 솔더 페이스트 인쇄 공정을 이용하여 이루어지는 것이 바람직하다. 솔더 페이스트 인쇄 공정은, 제2 개구부와 동일한 형태의 제3 개구부를 가지는 인쇄 마스크를 제2 절연 보호막 위에 위치시키는 단계와, 제2 개구부와 제3 개구부 안으로 솔더 페이스트를 밀어 넣는 단계와, 인쇄 마스크를 제거하는 단계를 포함할 수 있다. 이 경우, 제2 개구부의 깊이와 제3 개구부의 깊이의 합은 솔더 기둥의 높이와 동일한 것이 바람직하다.
본 발명에 따른 반도체 패키지의 기판 접합 방법에 있어서, 솔더 기둥을 제1 배선층에 접합하는 단계는 리플로우 공정을 이용하여 이루어질 수 있다.
본 발명에 따른 반도체 패키지의 기판 접합 구조 및 방법에 있어서, 제1 절연 보호막과 제2 절연 보호막은 포토 솔더 레지스트인 것이 바람직하다.
또한, 제1 개구부와 제2 개구부의 깊이는 각각 솔더 기둥의 높이의 약 10% 내지 약 50%인 것이 바람직하며, 제1 개구부의 깊이와 제2 개구부의 깊이의 합이 솔더 기둥의 높이의 약 80%이고 제1 개구부와 제2 개구부의 깊이가 각각 솔더 기둥의 높이의 약 40%인 것이 더욱 바람직하다.
실시예
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 보다 명확히 전달하기 위함이다.
마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다. 각 도면에서 동일한 또는 대응하는 구성요소에는 동일한 참조 번호를 부여하였다.
도 5는 본 발명의 실시예에 따른 반도체 패키지의 기판 접합 구조를 나타내는 단면도이다.
도 5에 도시된 바와 같이, 반도체 패키지의 기판 접합 구조는 종래의 솔더 볼 대신에 솔더 기둥(53)을 이용하여 이루어진다. 특히, 반도체 패키지(40)와 패키지 실장 기판(50)에서 서로 마주보는 면(41b, 50a)에 각각 형성된 절연 보호막(43, 52)은 종래에 비하여 두껍게 형성되며, 솔더 기둥(53)은 절연 보호막(43, 52)의 개구부를 통하여 배선층(42, 51)에 접합된다. 이 때, 양쪽 절연 보호막(43, 52)의 두 께 합은 솔더 기둥(53)의 높이의 약 20% 내지 약 100%이며, 바람직하게는 약 80%이다. 따라서 절연 보호막(43, 52)이 솔더 기둥(53)의 주위를 감싸는 구조이므로 접합 신뢰성을 향상시킬 수 있다.
이러한 접합 구조에 사용되는 반도체 패키지(40)의 구조와 패키지 실장 기판(50)의 구조가 도 6a와 도 7a의 단면도에 도시되어 있다. 도 6b는 도 6a의 "B" 부분을 확대하여 나타낸 확대 단면도이고, 도 7b는 패키지 실장 기판(50)에 솔더 기둥을 형성하는 방법을 나타내는 단면도이다. 이하, 도 5 내지 도 7b를 참조하여 본 실시예에 따른 반도체 패키지의 기판 접합 구조와 방법을 설명한다.
도 6a에 도시된 바와 같이, 반도체 패키지(40)는 인쇄회로기판(41) 위에 집적회로 칩(44)이 부착되어 본딩 와이어(45)를 통하여 전기적으로 연결되고 몰딩 수지(46)로 밀봉된 구조를 가진다. 반도체 패키지(40)는 인쇄회로기판(41)의 하부면을 통하여 패키지 실장 기판과 기계적, 전기적으로 연결된다. 이를 위하여 인쇄회로기판(41)의 하부면은 도 6b에 도시된 구조를 가진다.
도 6b를 참조하면, 인쇄회로기판(41)의 하부면에는 소정의 패턴으로 구리 배선층(42)이 형성된 후, 구리 배선층(42)을 덮도록 절연 보호막(43)이 형성된다. 이 때, 절연 보호막(43)은 구리 배선층(42)의 접합 영역을 노출시키는 개구부(43a)를 가진다. 절연 보호막(43)은 예컨대 포토 솔더 레지스트(photo solder resist; PSR)로 형성되며, 일반적인 인쇄회로기판의 절연 보호막보다 두껍게 형성된다.
한편, 패키지 실장 기판(50)은 도 7a에 도시된 바와 같이 솔더 기둥(53)이 형성된 구조를 가진다. 패키지 실장 기판(50)은 예를 들어 메모리 모듈용 모듈 기 판 또는 각종 전자 장치의 시스템 기판 등이 될 수 있다. 패키지 실장 기판(50)에서 반도체 패키지가 실장될 상부면에는 소정의 패턴으로 형성되는 구리 배선층(51)이 형성되며 절연 보호막(52)이 덮고 있다. 절연 보호막(52)은 전술한 반도체 패키지에서와 마찬가지로 구리 배선층(51)의 접합 영역을 노출시키는 개구부(도 7b의 52a)를 포함하고 있다. 패키지 실장 기판(50)의 절연 보호막(52) 역시 포토 솔더 레지스트(photo solder resist; PSR)로 형성될 수 있으며, 일반적인 인쇄회로기판의 절연 보호막보다 두껍게 형성된다.
각각의 개구부에는 솔더 기둥(53)이 형성된다. 솔더 기둥(53)은 반도체 패키지와 접합될 것을 감안하여 절연 보호막(52)보다 높게 형성된다. 솔더 기둥(53)은 예를 들어 도 7b에 도시된 바와 같이 솔더 페이스트 인쇄(solder paste printing) 공정을 이용하여 형성된다.
도 7b를 참조하면, 먼저 절연 보호막(52) 위에 인쇄 마스크(54)를 올려놓는다. 인쇄 마스크(54)는 절연 보호막(52)의 개구부(52a)와 동일한 형태의 개구부(54a)를 가지고 있다. 이 때, 절연 보호막(52)의 개구부(52a)와 인쇄 마스크(54)의 개구부(54a)의 깊이 합에 따라 솔더 기둥의 높이가 결정된다.
이어서, 스퀴즈(55)를 이용하여 솔더 페이스트(53a)를 개구부(52a, 54a) 안으로 밀어 넣는다. 그리고 나서 인쇄 마스크(54)를 제거하면 도 7a에 도시된 구조를 얻을 수 있다.
이어서, 도 5에 도시된 바와 같이, 솔더 기둥(53)이 형성된 패키지 실장 기판(50) 위에 반도체 패키지(40)를 실장한다. 패키지 실장 기판(50)에 형성된 솔더 기둥(53)은 반도체 패키지(40)의 개구부 안으로 삽입되고 구리 배선층(42)과 접합된다. 이 때, 솔더 기둥(53)과 배선층(42)의 접합은 리플로우(reflow) 공정을 이용하여 구현할 수 있다.
반도체 패키지(40)의 개구부(도 6b의 43a) 깊이와 패키지 실장 기판(50)의 개구부(도 7b의 52a) 깊이의 합은 솔더 기둥(53) 높이의 약 20% 내지 약 100%, 예컨대 80%가 되도록 한다. 이 때, 각각의 개구부(43a, 52a) 깊이는 절연 보호막(43, 52)의 두께가 결정하며, 따라서 절연 보호막(43, 52)의 형성 과정에서 개구부(43a, 52a) 깊이를 설정할 수 있다. 양쪽 개구부(43a, 52a)의 깊이는 서로 동일한 것이 바람직하며, 각각 솔더 기둥(53) 높이의 약 10% 내지 약 50%, 예컨대 약 40%가 되도록 한다. 아래의 표 1은 솔더 기둥의 높이 및 패키지와 실장 기판의 개구부 깊이를 각각 예시한 것이다.
솔더 기둥 높이(㎛) 개구부 깊이(㎛)
패키지 실장 기판
최소 최대 최적 최소 최대 최적
350 35 175 140 35 175 140
300 30 150 120 30 150 120
250 25 125 100 25 125 100
한편, 솔더 기둥(53)의 옆면은 인쇄회로기판(41)의 하부면(41b)과 패키지 실장 기판(50)의 상부면(50a)에 각각 수직을 이루는 것이 바람직하다. 또한, 접합 신뢰성을 극대화하기 위하여 절연 보호막(43, 52)의 개구부(43a, 52a) 내벽에는 예컨대 도금 방법으로 금속막을 형성하는 것이 바람직하다.
지금까지 실시예를 통하여 설명한 바와 같이, 본 발명에 따른 반도체 패키지의 기판 접합 구조와 방법은 종래의 솔더 볼 대신에 절연 보호막으로 둘러싸인 솔더 기둥을 이용하여 이루어진다. 따라서 솔더 접합부의 신뢰성과 품질을 향상시킬 수 있다.
또한, 본 발명에서 이용되는 솔더 기둥은 종래의 솔더 볼에 비하여 솔더 접합부의 면적을 감소시킬 수 있으므로 단위 면적당 솔더 접합부의 개수를 증가시킬 수 있으며, 한편으로는 동일 개수의 솔더 접합부를 기준으로 종래 기술에 비하여 패키지 크기와 실장 면적을 줄일 수 있는 장점이 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (20)

  1. 집적회로 칩이 부착되는 제1면과 상기 제1면의 반대쪽 면인 제2면을 가지는 인쇄회로기판과, 상기 제2면에 소정의 패턴으로 형성되는 제1 배선층과, 상기 제1 배선층을 덮도록 상기 제2면에 형성되며 제1 개구부를 통하여 상기 제1 배선층의 접합 영역을 노출시키는 제1 절연 보호막을 구비하는 반도체 패키지;
    상기 제2면을 향하는 제3면과, 상기 제3면에 소정의 패턴으로 형성되는 제2 배선층과, 상기 제2 배선층을 덮도록 상기 제3면에 형성되며 제2 개구부를 통하여 상기 제2 배선층의 접합 영역을 노출시키는 제2 절연 보호막을 구비하는 패키지 실장 기판;
    상기 제1 개구부와 상기 제2 개구부 내에 채워지고 상기 제1 배선층과 상기 제2 배선층에 접합되는 솔더 기둥을 포함하며,
    상기 제1 개구부의 깊이와 상기 제2 개구부의 깊이의 합은 상기 솔더 기둥의 높이의 약 20% 내지 약 100%인 것을 특징으로 하는 반도체 패키지의 기판 접합 구조.
  2. 제1항에 있어서, 상기 솔더 기둥의 옆면은 상기 제2면 및 상기 제3면과 실질적으로 수직을 이루는 것을 특징으로 하는 반도체 패키지의 기판 접합 구조.
  3. 제1항에 있어서, 상기 제1 절연 보호막과 상기 제2 절연 보호막은 포토 솔더 레지스트인 것을 특징으로 하는 반도체 패키지의 기판 접합 구조.
  4. 제1항에 있어서, 상기 제1 개구부와 상기 제2 개구부의 내벽에 금속막이 형성되는 것을 특징으로 하는 반도체 패키지의 기판 접합 구조.
  5. 제1항 내지 제4항 중의 어느 한 항에 있어서, 상기 제1 개구부의 깊이는 상기 솔더 기둥의 높이의 약 10% 내지 약 50%인 것을 특징으로 하는 반도체 패키지의 기판 접합 구조.
  6. 제1항 내지 제4항 중의 어느 한 항에 있어서, 상기 제2 개구부의 깊이는 상기 솔더 기둥의 높이의 약 10% 내지 약 50%인 것을 특징으로 하는 반도체 패키지의 기판 접합 구조.
  7. 제1항 내지 제4항 중의 어느 한 항에 있어서, 상기 제1 개구부의 깊이와 상기 제2 개구부의 깊이의 합은 상기 솔더 기둥의 높이의 약 80%인 것을 특징으로 하는 반도체 패키지의 기판 접합 구조.
  8. 제5항에 있어서, 상기 제1 개구부의 깊이는 상기 솔더 기둥의 높이의 약 40%인 것을 특징으로 하는 반도체 패키지의 기판 접합 구조.
  9. 제6항에 있어서, 상기 제2 개구부의 깊이는 상기 솔더 기둥의 높이의 약 40%인 것을 특징으로 하는 반도체 패키지의 기판 접합 구조.
  10. 집적회로 칩이 부착되는 제1면과 상기 제1면의 반대쪽 면인 제2면을 가지는 인쇄회로기판과, 상기 제2면에 소정의 패턴으로 형성되는 제1 배선층과, 상기 제1 배선층을 덮도록 상기 제2면에 형성되며 제1 개구부를 통하여 상기 제1 배선층의 접합 영역을 노출시키는 제1 절연 보호막을 구비하는 반도체 패키지를 제공하는 단계;
    상기 제2면을 향하는 제3면과, 상기 제3면에 소정의 패턴으로 형성되는 제2 배선층과, 상기 제2 배선층을 덮도록 상기 제3면에 형성되며 제2 개구부를 통하여 상기 제2 배선층의 접합 영역을 노출시키는 제2 절연 보호막을 구비하는 패키지 실장 기판을 제공하는 단계;
    상기 제2 배선층과 접합되도록 상기 제2 개구부 안에 솔더 기둥을 형성하는 단계;
    상기 솔더 기둥을 상기 제1 개구부 안에 삽입하여 상기 제1 배선층과 접합하는 단계를 포함하며,
    상기 제1 개구부의 깊이와 상기 제2 개구부의 깊이의 합은 상기 솔더 기둥의 높이의 약 20% 내지 약 100%인 것을 특징으로 하는 반도체 패키지의 기판 접합 방법.
  11. 제10항에 있어서, 상기 솔더 기둥을 형성하는 단계는 솔더 페이스트 인쇄 공정을 이용하여 이루어지는 것을 특징으로 하는 반도체 패키지의 기판 접합 방법.
  12. 제11항에 있어서, 상기 솔더 페이스트 인쇄 공정은, 상기 제2 개구부와 동일한 형태의 제3 개구부를 가지는 인쇄 마스크를 상기 제2 절연 보호막 위에 위치시키는 단계와, 상기 제2 개구부와 상기 제3 개구부 안으로 솔더 페이스트를 밀어 넣는 단계와, 상기 인쇄 마스크를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 기판 접합 방법.
  13. 제12항에 있어서, 상기 제2 개구부의 깊이와 상기 제3 개구부의 깊이의 합은 상기 솔더 기둥의 높이와 동일한 것을 특징으로 하는 반도체 패키지의 기판 접합 방법.
  14. 제10항에 있어서, 상기 솔더 기둥을 상기 제1 배선층에 접합하는 단계는 리플로우 공정을 이용하여 이루어지는 것을 특징으로 하는 반도체 패키지의 기판 접합 방법.
  15. 제10항에 있어서, 상기 제1 절연 보호막과 상기 제2 절연 보호막은 포토 솔더 레지스트인 것을 특징으로 하는 반도체 패키지의 기판 접합 방법.
  16. 제10항 내지 제15항 중의 어느 한 항에 있어서, 상기 제1 개구부의 깊이는 상기 솔더 기둥의 높이의 약 10% 내지 약 50%인 것을 특징으로 하는 반도체 패키지의 기판 접합 방법.
  17. 제10항 내지 제15항 중의 어느 한 항에 있어서, 상기 제2 개구부의 깊이는 상기 솔더 기둥의 높이의 약 10% 내지 약 50%인 것을 특징으로 하는 반도체 패키지의 기판 접합 방법.
  18. 제10항 내지 제15항 중의 어느 한 항에 있어서, 상기 제1 개구부의 깊이와 상기 제2 개구부의 깊이의 합은 상기 솔더 기둥의 높이의 약 80%인 것을 특징으로 하는 반도체 패키지의 기판 접합 방법.
  19. 제16항에 있어서, 상기 제1 개구부의 깊이는 상기 솔더 기둥의 높이의 약 40%인 것을 특징으로 하는 반도체 패키지의 기판 접합 방법.
  20. 제17항에 있어서, 상기 제2 개구부의 깊이는 상기 솔더 기둥의 높이의 약 40%인 것을 특징으로 하는 반도체 패키지의 기판 접합 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274389B1 (en) * 1997-01-17 2001-08-14 Loctite (R&D) Ltd. Mounting structure and mounting process from semiconductor devices
JPH11297889A (ja) * 1998-04-16 1999-10-29 Sony Corp 半導体パッケージおよび実装基板、ならびにこれらを用いた実装方法
IL138099A0 (en) * 2000-08-25 2001-10-31 Naimer Richard Bandage
KR100393096B1 (ko) * 2000-12-26 2003-07-31 앰코 테크놀로지 코리아 주식회사 반도체패키지와 마더보드의 접속 구조 및 그 방법
US6622380B1 (en) 2002-02-12 2003-09-23 Micron Technology, Inc. Methods for manufacturing microelectronic devices and methods for mounting microelectronic packages to circuit boards
JP2004014854A (ja) * 2002-06-07 2004-01-15 Shinko Electric Ind Co Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009104910A3 (ko) * 2008-02-22 2009-10-22 (주)에스엠엘전자 접합용 구조물 및 이를 이용한 기판 접합 방법

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