KR20060082948A - 플래시 메모리 셀 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 셀 및 그 제조 방법에 관한 것으로, 반도체 기판에 트렌치를 형성하고 플로팅 게이트를 트렌치 내부에 형성함으로써, 면적의 증가 없이 반도체 기판과 플로팅 게이트의 커플링 비를 증가시켜 소자의 전기적 특성을 향상시킬 수 있다.
플래시 메모리, 커플링비, 트렌치, 플로팅 게이트
Description
도 1은 플래시 메모리 셀의 구조를 설명하기 위한 단면도이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 플래시 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 202 : 트렌치
102, 203 : 터널 산화막 103, 204 : 플로팅 게이트
104, 205 : 유전체막 105, 206 : 콘트롤 게이트
106, 207 : 소오스/드레인
본 발명은 플래시 메모리 셀 및 그 제조 방법에 관한 것으로, 특히 기판과 플로팅 게이트의 커플링 비를 증가시키기 위한 플래시 메모리 셀 및 그 제조 방법에 관한 것이다.
플래시 메모리 셀의 기본 구조를 설명하면 다음과 같다.
도 1은 플래시 메모리 셀의 구조를 설명하기 위한 단면도이다.
도 1을 참조하면, 플래시 메모리 셀은 반도체 기판(101) 상에 적층 구조로 형성된 터널 산화막(102), 플로팅 게이트(103), 유전체막(104) 및 콘트롤 게이트(105)를 포함하며, 플로팅 게이트(103) 가장자리의 반도체 기판(101)에 형성된 소오스/드레인(106)을 포함한다.
상기의 구조로 이루어진 플래시 메모리 셀은 플로팅 게이트(103)에 전자가 주입 또는 방출되는 것에 따라 '1' 또는 '0'이라는 데이터가 저장된다.
한편, 플래시 메모리 셀의 전기적 특성을 향상시키기 위해서는 플로팅 게이트(103)와 반도체 기판(101) 간의 커플링 비를 증가시켜야 하는데, 커플링 비를 증가시키기 위해서는 플로팅 게이트(103)의 폭을 증가시켜야 한다.
하지만, 플로팅 게이트(103)의 폭을 증가시킬 경우 플래시 메모리 셀이 차지하는 면적이 증가하여 소자의 집적도를 높이기 어려워진다.
이에 대하여, 본 발명이 제시하는 플래시 메모리 셀 및 그 제조 방법은 반도체 기판에 트렌치를 형성하고 플로팅 게이트를 트렌치 내부에 형성함으로써, 면적 의 증가 없이 반도체 기판과 플로팅 게이트의 커플링 비를 증가시켜 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 플래시 메모리 셀은 반도체 기판의 소정 영역에 형성된 트렌치와, 트렌치의 내벽에 형성된 터널 산화막과, 트렌치에 형성된 플로팅 게이트와, 플로팅 게이트 상에 형성된 유전체막과, 유전체막 상에 형성된 콘트롤 게이트, 및 트렌치 가장자리의 반도체 기판에 형성된 소오스/드레인을 포함한다.
상기에서, 플로팅 게이트의 두께가 트렌치의 깊이보다 얇으며, 유전체막이 트렌치 내부의 플로팅 게이트 상에 형성된다.
콘트롤 게이트는 폴리실리콘층, 금속층 및 하드 마스크의 적층 구조로 이루어지며, 금속층은 텅스텐으로 이루어진다. 그리고, 콘트롤 게이트의 가장자리가 소오스/드레인과 중첩된다.
본 발명의 실시예에 따른 플래시 메모리 셀의 제조 방법은 반도체 기판의 소정 영역에 트렌치를 형성하는 단계와, 트렌치의 내벽에 터널 산화막을 형성하는 단계와, 트렌치에 플로팅 게이트를 형성하는 단계와, 플로팅 게이트 상에 유전체막을 형성하는 단계와, 유전체막 상에 콘트롤 게이트를 형성하는 단계, 및 트렌치 가장자리의 반도체 기판에 소오스/드레인을 형성하는 단계를 포함한다.
상기에서, 플로팅 게이트는 트렌치의 깊이보다 얇게 형성되며, 유전체막은 트렌치 내부의 플로팅 게이트 상에 형성된다.
콘트롤 게이트는 폴리실리콘층, 금속층 및 하드 마스크의 적층 구조로 형성되며, 금속층은 텅스텐으로 이루어진다. 또한, 콘트롤 게이트는 가장자리가 소오스/드레인과 중첩되도록 형성된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 플래시 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 2a를 참조하면, 반도체 기판(201)의 소정 영역에 트렌치(202)를 형성한다. 구체적으로, 트렌치(202)는 메모리 셀이 형성될 영역에 형성한다. 한편, 트렌 치(202)에는 플로팅 게이트와 유전체막이 형성되므로, 트렌치(202)가 너무 깊게 형성되면 종횡비가 커져서 트렌치(202) 내부에 플로팅 게이트나 유전체막을 형성하기가 어려워진다. 따라서, 플로팅 게이트와 유전체막의 두께를 고려하여, 이들이 형성될 수 있을 정도의 적절한 깊이로 형성하는 것이 바람직하다.
도 2b를 참조하면, 트렌치(202)를 포함한 전체 구조 상에 터널 산화막(203)을 형성한다. 터널 산화막(203)은 열산화 공정으로 형성할 수 있다.
도 2c를 참조하면, 트렌치(202)의 하부에 플로팅 게이트(204)를 형성한다. 구체적으로 설명하면, 트렌치(202)를 포함한 전체 구조 상에 폴리실리콘층을 형성한 후, 에치백 공정으로 폴리실리콘층을 트렌치(202)의 하부에만 잔류시키는 방식으로 플로팅 게이트(204)를 형성할 수 있다.
한편, 트렌치(202)가 메모리 셀이 형성될 영역에만 형성되므로, 플로팅 게이트는 별도의 패터닝 공정을 거치지 않고도 메모리 셀이 형성될 영역에만 자체적으로 정렬되어 형성된다.
도 2d를 참조하면, 플로팅 게이트(204) 상에 유전체막(205)을 형성한다. 유전체막(205)은 ONO 구조로 형성할 수 있다.
도 2e를 참조하면, 유전체막(205) 상에 콘트롤 게이트(206)를 형성한다. 콘트롤 게이트(206)는 폴리실리콘층/금속층/하드마스크의 적층 구조로 형성할 수 있으며, 금속층은 텅스텐으로 형성할 수 있다. 한편, 콘트롤 게이트(206)는 유전체막(205)을 포함한 전체 구조 상에 폴리실리콘층, 금속층 및 하드마스크를 순차적으로 형성한 후, 이들 막들을 패터닝하여 형성하는데, 트렌치(202)의 폭보다 넓게 패터 닝할 수 있다.
이후, 이온주입 공정으로 트렌치(202) 가장자리의 반도체 기판(201)에 소오스/드레인(207)을 형성한다. 소오스/드레인(207)은 콘트롤 게이트(206)를 형성하기 전에 형성할 수도 있다.
이로써, 트렌치형 플래시 메모리 셀이 형성된다.
상기와 같이, 메모리 셀을 트렌치형으로 형성함으로써, 플로팅 게이트(204)의 폭을 넓히지 않고 높이를 증가시켜 플로팅 게이트(204)와 반도체 기판(201)의 커플링 비를 증가시킬 수 있다. 또한, 플로팅 게이트(204)의 두께를 증가시켜도, 플로팅 게이트(204)가 트렌치(202) 내부에 형성되기 때문에 단차가 커지지 않는다.
상술한 바와 같이, 본 발명은 반도체 기판에 트렌치를 형성하고 플로팅 게이트를 트렌치 내부에 형성함으로써, 면적의 증가 없이 반도체 기판과 플로팅 게이트의 커플링 비를 증가시켜 소자의 전기적 특성을 향상시킬 수 있다.
Claims (8)
- 반도체 기판의 소정 영역에 트렌치를 형성하는 단계;상기 트렌치의 내벽에 터널 산화막을 형성하는 단계;상기 트렌치에 플로팅 게이트를 형성하는 단계;상기 플로팅 게이트 상에 유전체막을 형성하는 단계;상기 유전체막 상에 콘트롤 게이트를 형성하는 단계; 및상기 트렌치 가장자리의 상기 반도체 기판에 소오스/드레인을 형성하는 단계를 포함하는 플래시 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 플로팅 게이트는 상기 트렌치의 깊이보다 얇게 형성되는 플래시 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 유전체막은 상기 트렌치 내부의 상기 플로팅 게이트 상에 형성되는 플래시 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 콘트롤 게이트는 가장자리가 상기 소오스/드레인과 중첩되도록 형성되는 플래시 메모리 셀의 제조 방법.
- 반도체 기판의 소정 영역에 형성된 트렌치;상기 트렌치의 내벽에 형성된 터널 산화막;상기 트렌치에 형성된 플로팅 게이트;상기 플로팅 게이트 상에 형성된 유전체막;상기 유전체막 상에 형성된 콘트롤 게이트; 및상기 트렌치 가장자리의 상기 반도체 기판에 형성된 소오스/드레인을 포함하는 플래시 메모리 셀.
- 제 5 항에 있어서,상기 플로팅 게이트의 두께가 상기 트렌치의 깊이보다 얇은 플래시 메모리 셀.
- 제 5 항에 있어서,상기 유전체막이 상기 트렌치 내부의 상기 플로팅 게이트 상에 형성되는 플래시 메모리 셀.
- 제 5 항에 있어서,상기 콘트롤 게이트의 가장자리가 상기 소오스/드레인과 중첩되는 플래시 메모리 셀.
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|---|---|---|---|
| KR1020050003321A KR20060082948A (ko) | 2005-01-13 | 2005-01-13 | 플래시 메모리 셀 및 그 제조 방법 |
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| KR1020050003321A KR20060082948A (ko) | 2005-01-13 | 2005-01-13 | 플래시 메모리 셀 및 그 제조 방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100889923B1 (ko) * | 2007-11-23 | 2009-03-24 | 주식회사 동부하이텍 | 플래쉬 메모리 소자 및 그 제조 방법 |
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2005
- 2005-01-13 KR KR1020050003321A patent/KR20060082948A/ko not_active Application Discontinuation
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| KR100889923B1 (ko) * | 2007-11-23 | 2009-03-24 | 주식회사 동부하이텍 | 플래쉬 메모리 소자 및 그 제조 방법 |
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