KR20060081852A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

반도체 소자의 제조 방법을 제공한다. 이 방법은 반도체기판의 소정영역 상부에 트렌치 마스크 패턴들을 형성하고, 트렌치 마스크 패턴들이 형성된 결과물 상에 스페이서막을 콘포말하게 형성한 후, 스페이서막을 이방성 식각하여 트렌치 마스크 패턴들의 양 측벽에 배치되는 스페이서들을 형성하는 단계를 포함한다. 이후, 트렌치 마스크 패턴들 및 스페이서들을 식각 마스크로 사용하여 반도체기판을 이방성 식각함으로써 활성영역들을 정의하는 트렌치들을 형성한다.

Description

반도체 소자의 제조 방법{Method Of Fabricating Semiconductor Device}
도 1은 종래의 트렌치 소자분리 기술들 중의 한가지를 설명하기 위한 공정 순서도이다.
도 2 및 도 3은 종래의 트렌치 소자분리 기술들 중의 한가지를 설명하기 위한 공정단면도들이다.
도 4a 및 도 4b는 종래의 트렌치 소자분리 기술에서 나타나는 문제를 설명하기 위한 공정단면도들이다.
도 5는 본 발명의 바람직한 실시예에 따른 트렌치 소자분리 기술을 설명하기 위한 공정 순서도이다.
도 6 내지 9는 본 발명의 바람직한 실시예에 따른 트렌치 소자분리 기술을 설명하기 위한 공정 단면도들이다.
도 10a 및 도 10b는 본 발명의 바람직한 실시예에 따른 트렌치 소자분리 기술의 효과를 설명하기 위한 공정단면도들이다.
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 더 자세하게는 활성영역 의 모서리 손상을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 장치의 고집적화에 따라, 반도체 장치의 트랜지스터들을 전기적으로 분리하기 위한 방법으로 트렌치 소자분리 기술이 사용되고 있다. 상기 트렌치 소자분리 기술에 의해 정의되는 활성영역은 상기 반도체 장치의 트랜지스터의 전기적 특성에 큰 영향을 미치는 구조물이다. 즉, 상기 활성영역의 물리적/구조적 특성이 손상될 경우 상기 트랜지스터들의 전기적 특성(예를 들면, 문턱 전압의 산포 등)이 원하는 크기로 제어되기 힘들 수 있다.
이에 따라, 상기 활성영역의 물리적/구조적 특성을 안정적으로 유지하기 위한 방법들이 제안되고 있다. 이러한 방법들 중의 한가지는 활성영역의 상부 모서리(즉, 어깨 부분)의 식각 손상을 최소화하기 위해 트렌치 마스크 패턴의 측벽에 스페이서를 형성하는 단계를 포함하는 기술이다.
도 1은 상술한 트렌치 마스크 패턴의 측벽에 스페이서를 형성하는 단계를 포함하는 종래의 트렌치 소자분리 기술을 설명하기 위한 공정 순서도이고, 도 2 및 도 3은 도 1의 각 단계들에서 보여지는 반도체 소자의 단면을 보여주는 공정단면도들이다.
도 1 및 도 2를 참조하면, 반도체기판(50)의 소정영역 상부에 활성영역들을 정의하기 위한 트렌치 마스크 패턴들(60)을 형성한다. 상기 트렌치 마스크 패턴들(60)이 형성된 결과물 상에 스페이서막(70)을 콘포말하게 형성한다(10). 상기 스페이서막(70)은 상기 트렌치 마스크 패턴들(60)의 측벽에 소정의 두께(w0)를 갖도록 형성된다.
도 1 및 도 3을 참조하면, 상기 스페이서막(70)이 형성된 결과물을 소정의 식각 챔버의 내부로 로딩하여 트렌치 식각 공정을 실시한다(30). 종래 기술에 따르면, 상기 트렌치 식각 공정은 상기 반도체기판(50)의 상부면을 노출시키기 위하여 상기 스페이서막(70)을 포함하는 절연성 물질들을 제거하는 예비 식각 단계(32) 및 상기 노출된 반도체기판(50)을 이방성 식각하는 메인 식각 단계(34)를 포함한다. 상기 스페이서막(70)은 상기 예비 식각 단계(32)에서 식각되어 상기 트렌치 마스크 패턴(60)의 측벽에 배치되는 스페이서들(75)을 형성한다.
하지만, 종래 기술에 따르면, 상기 예비 식각 단계(32)는 등방적(isotropic) 식각 특성을 제공하는 식각 레서피를 사용한다. 그 결과, 상기 스페이서막(70)은 상기 예비 식각 단계(32)에서 수평적 방향으로도 일부분 식각되어, 도시한 것처럼, 상기 스페이서들(75)의 폭(w1)은 최초 증착된 상기 스페이서막(70)의 두께(w0)보다 훨씬 얇아진다(w0 > w1).
이처럼 상기 스페이서들(75)의 폭이 얇아질 경우, 상기 메인 식각 단계(34)에서 상기 활성영역의 가장자리는 식각 손상을 입을 수 있다. 이 경우, 도 4a 및 도 4b에 도시한 것처럼, 활성영역의 얇아짐 문제(thinning problem)가 발생할 수 있다.(도 4a 및 도 4b는 상술한 종래의 방법을 통해 형성한 반도체 소자의 실제 단면을 투과전자현미경을 사용하여 촬영한 결과를 도시한다.) 이러한 활성영역의 얇아짐 문제는 반도체 트랜지스터들의 전기적 특성의 산포를 크게 만들기 때문에, 우 수한 반도체 장치의 제조를 위해서는 극복되어야 할 기술적 과제이다.
본 발명이 이루고자 하는 기술적 과제는 안정적인 전기적 특성을 갖는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 활성영역의 얇아짐 문제를 예방할 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 이방성 식각 특성을 갖는 식각 레서피를 사용하여 스페이서막을 식각하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다. 이 방법은 반도체기판의 소정영역 상부에 트렌치 마스크 패턴들을 형성하고, 상기 트렌치 마스크 패턴들이 형성된 결과물 상에 스페이서막을 콘포말하게 형성하고, 상기 스페이서막을 이방성 식각하여 상기 트렌치 마스크 패턴들의 양 측벽에 배치되는 스페이서들을 형성한 후, 상기 트렌치 마스크 패턴들 및 상기 스페이서들을 식각 마스크로 사용하여 상기 반도체기판을 이방성 식각함으로써 활성영역들을 정의하는 트렌치들을 형성하는 단계를 포함한다.
본 발명의 실시예들에 따르면, 상기 스페이서들을 형성하는 단계는 상기 스페이서의 두께 손실을 예방할 수 있도록, 이방성 식각 특성을 제공하는 식각 레서피를 사용하여 상기 스페이서막을 식각하는 단계를 포함한다. 또한, 상기 스페이서막은 상기 트렌치 마스크 패턴들에 대해 식각 선택성을 갖는 물질로 형성한다. 예를 들면, 상기 스페이서막은 실리콘 산화막으로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 트렌치 마스크 패턴들은 차례로 적층된 실리콘 산화막 및 실리콘 질화막으로 형성하고, 상기 스페이서막은 상기 트렌치 마스크 패턴들 및 상기 반도체기판에 대해 식각 선택성을 갖는 물질로 형성할 수도 있다. 이에 더하여, 상기 트렌치들을 형성하는 단계는 상기 트렌치 마스크 패턴들 및 상기 스페이서들에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 반도체기판을 이방성 식각하는 단계를 포함하는 것이 바람직하다.
이에 더하여, 상기 트렌치들을 형성한 후, 상기 트렌치들을 채우는 소자분리막 패턴들을 형성할 수 있다. 이어서, 상기 트렌치 마스크 패턴들을 제거하고, 상기 트렌치 마스크 패턴들이 제거된 공간을 채우는 게이트 도전막을 형성할 수도 있다. 이때, 상기 소자분리막 패턴들을 형성하는 단계는 상기 트렌치의 내벽에 열산화막을 형성하고, 상기 열산화막이 형성된 상기 트렌치를 채우는 소자분리막을 형성한 후, 상기 트렌치 마스크 패턴의 상부면이 노출될 때까지 상기 소자분리막을 평탄화 식각하는 단계를 포함할 수 있다. 이때, 상기 트렌치 마스크 패턴들을 제거하는 단계는 습식 식각의 방법을 사용하여 실시하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 5는 본 발명의 바람직한 실시예에 따른 트렌치 소자분리 기술을 설명하기 위한 공정 순서도이고, 도 6 내지 9는 본 발명의 바람직한 실시예에 따른 트렌치 소자분리 기술을 설명하기 위한 공정 단면도들로서, 도 5의 각 단계에서 보여지는 반도체 소자의 단면을 도시한다.
도 5 및 도 6을 참조하면, 반도체기판(150)의 소정영역 상부에 활성영역들을 정의하기 위한 트렌치 마스크 패턴들(160)을 형성한다(110). 즉, 상기 트렌치 마스크 패턴들(160)에 의해 덮이는 영역은 상기 활성영역들로 사용되고, 상기 트렌치 마스크 패턴들(160) 사이의 영역은 상기 활성영역들을 정의하는 소자분리 영역으로 사용된다.
본 발명에 따르면, 상기 트렌치 마스크 패턴들(160)은 상기 반도체기판(150)에 대해 식각 선택성(etch selectivity)을 갖는 물질로 형성한다. 예를 들면, 상기 트렌치 마스크 패턴들(160)은 차례로 적층된 실리콘 산화막(162) 및 실리콘 질화막(164)일 수 있다.
도 5 및 도 7을 참조하면, 상기 트렌치 마스크 패턴들(160)이 형성된 결과물 상에 스페이서막(170)을 콘포말하게 형성한다(120). 상기 스페이서막(170)은 상기 트렌치 마스크 패턴들(160)의 측벽에 소정의 두께(w2)를 갖도록 형성된다. 이때, 상기 스페이서막(170)의 두께(w2)는 후속 공정에서 형성되는 활성영역의 식각 손상을 방지할 수 있는 범위 내에서 필요에 따라 조절될 수 있다. 본 발명에 따르면, 상기 스페이서막(170)의 두께(w2)는 대략 10 내지 200Å인 것이 바람직하다.
상기 스페이서막(170)은 상기 반도체기판(150)에 대해 식각 선택성을 갖는 물질로 형성한다. 이에 더하여, 상기 스페이서막(170)은 상기 트렌치 마스크 패턴(160)에 대해서도 식각 선택성을 갖는 것이 바람직하다. 본 발명의 실시예들에 따르면, 상기 스페이서막(170)은 화학기상증착 공정을 사용하여 형성한 실리콘 산화막인 것이 바람직하다.
도 5 및 도 8을 참조하면, 상기 트렌치 마스크 패턴들(160) 사이에서 상기 반도체기판(150)의 상부면이 노출될 때까지, 이방성 식각 특성을 제공할 수 있는 식각 레서피를 사용하여 상기 스페이서막(170)을 식각한다(130). 그 결과, 상기 트렌치 마스크 패턴들(160)의 측벽에는 상기 스페이서막(170)의 식각 잔존물로서 스페이서들(175)이 형성된다. 이에 더하여, 상기 트렌치 마스크 패턴들(160)의 상부면, 즉 상기 실리콘 질화막(164)의 상부면, 역시 이 단계에서 노출된다.
상술한 것처럼, 이방성 식각 특성을 제공할 수 있는 식각 레서피를 사용하여 상기 스페이서막(170)을 식각하였기 때문에, 그 결과물로서 형성되는 상기 스페이서들(175)의 두께(w3)는 상기 스페이서막(170)의 최초 증착된 두께(w2)와 유사하다(w2∼w3).
도 5 및 도 9을 참조하면, 상기 트렌치 식각 마스크(160) 및 상기 스페이서들(175)를 식각 마스크로 사용하여 상기 노출된 반도체기판(150)의 상부면을 이방 성 식각함으로써, 상기 활성영역들을 정의하는 트렌치들(180)을 형성한다(140).
상기 트렌치들(180)을 형성하기 위한 식각 공정은 상기 트렌치 식각 마스크(160) 및 상기 스페이서들(175)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시한다. 즉, 상기 트렌치들(180)을 형성하기 위한 식각 공정은 실리콘 질화막 및 실리콘 산화막에 대해 식각 선택성을 가지면서 실리콘을 식각할 수 있는 식각 레서피를 사용하는 것이 바람직하다.
상술한 것처럼, 상기 스페이서 형성 공정(130)에서 사용된 이방성 식각 레서피에 의해, 상기 스페이서들(175)은 상기 기판 식각 공정(140)에서 상기 활성영역의 어깨부분(즉, 상부 모서리)이 식각 손상을 입는 것을 방지하기에 충분한 두께를 유지할 수 있다. 이에 따라, 종래 기술의 경우와 달리, 상기 기판 식각 공정(140)동안 상기 활성영역에 가해지는 식각 손상은 최소화될 수 있다. 그 결과, 도 4a 및 도 4b를 도 10a 및 도 10b와 비교함으로써 명백히 알 수 있는 것처럼, 활성영역의 얇아짐 문제는 발생하지 않는다.(도 10a 및 도 10b는 상술한 본 발명의 방법을 이용하여 형성한 반도체 소자의 실제 단면을 투과전자현미경을 사용하여 촬영한 결과를 도시한다.).
본 발명의 실시예들에 따르면, 상기 트렌치(180)를 형성한 후, 상기 트렌치(180)를 채우는 소자분리막 패턴들을 형성한다. 상기 소자분리막 패턴들을 형성하는 단계는 상기 트렌치(180)가 형성된 결과물 전면에 상기 트렌치(180)를 채우는 소자분리막을 형성한 후, 상기 트렌치 마스크 패턴들(160)의 상부면이 노출될 때까지 상기 소자분리막을 평탄화 식각하는 단계를 포함한다. 상기 평탄화 식각은 화학 적-기계적 연마 기술을 사용하여 실시하는 것이 바람직하다.
또한, 상기 소자분리막을 형성하기 전에, 상기 트렌치(180)의 내벽에 열산화막을 형성하여, 상기 기판 식각 단계(140)에서 발생한 트렌치(180) 내벽의 식각 손상을 치유할 수도 있다. 상기 열산화막이 형성된 결과물 상에는 실리콘 질화막 라이너가 더 형성될 수도 있다.
상기 소자분리막 패턴을 형성한 후, 상기 노출된 트렌치 마스크 패턴들(160)을 제거함으로써, 상기 반도체기판(150)의 활성영역 상부면을 노출시킨다. 이후, 상기 노출된 활성영역 상에 게이트 산화막을 형성하고 상기 게이트 산화막 상에는 게이트 도전막을 더 형성한다. 상기 게이트 산화막은 열산화 공정을 통해 형성한 실리콘 산화막이고, 상기 게이트 도전막은 다결정 실리콘막인 것이 바람직하다. 이후, 상기 게이트 도전막을 패터닝하여 모오스 트랜지스터의 게이트 전극으로 사용되는 게이트 패턴을 형성한다.
이렇게 형성되는 모오스 트랜지스터들은 상술한 것처럼 활성영역의 얇아짐 문제가 최소화되기 때문에, 트랜지스터들의 전기적 특성은 좁은 산포를 갖도록 공정적으로 제어될 수 있다.
본 발명에 따르면, 이방성 식각 특성을 제공하는 식각 레서피를 사용하여 스페이서막을 식각함으로써, 최초 증착된 스페이서막의 두께와 유사한 두께를 갖는 스페이서들을 형성한다. 이에 따라, 인시튜로 스페이서막을 식각함으로써 상기 스페이서들의 두께가 감소할 경우 발생하는 종래 기술의 문제(즉, 기판 식각 단계를 포함하는 후속 공정에서 발생하는 활성영역의 얇아짐 문제)는 최소화될 수 있다. 그 결과, 트랜지스터들의 전기적 특성은 좁은 산포를 갖도록 조절될 수 있기 때문에, 보다 우수한 특성을 갖는 반도체 장치를 제조할 수 있다.

Claims (9)

  1. 반도체기판의 소정영역 상부에 트렌치 마스크 패턴들을 형성하는 단계;
    상기 트렌치 마스크 패턴들이 형성된 결과물 상에 스페이서막을 콘포말하게 형성하는 단계;
    상기 스페이서막을 이방성 식각하여 상기 트렌치 마스크 패턴들의 양 측벽에 배치되는 스페이서들을 형성하는 단계; 및
    상기 트렌치 마스크 패턴들 및 상기 스페이서들을 식각 마스크로 사용하여 상기 반도체기판을 이방성 식각함으로써, 활성영역들을 정의하는 트렌치들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 스페이서들을 형성하는 단계는 상기 스페이서의 두께 손실을 예방할 수 있도록, 이방성 식각 특성을 제공하는 식각 레서피를 사용하여 상기 스페이서막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 스페이서막은 상기 트렌치 마스크 패턴들에 대해 식각 선택성을 갖는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 스페이서막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 3 항에 있어서,
    상기 트렌치 마스크 패턴들은 차례로 적층된 실리콘 산화막 및 실리콘 질화막으로 형성하고,
    상기 스페이서막은 상기 트렌치 마스크 패턴들 및 상기 반도체기판에 대해 식각 선택성을 갖는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 트렌치들을 형성하는 단계는 상기 트렌치 마스크 패턴들 및 상기 스페이서들에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 반도체기판을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 트렌치들을 형성한 후,
    상기 트렌치들을 채우는 소자분리막 패턴들을 형성하는 단계;
    상기 트렌치 마스크 패턴들을 제거하는 단계; 및
    상기 트렌치 마스크 패턴들이 제거된 공간을 채우는 게이트 도전막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 소자분리막 패턴들을 형성하는 단계는
    상기 트렌치의 내벽에 열산화막을 형성하는 단계;
    상기 열산화막이 형성된 상기 트렌치를 채우는 소자분리막을 형성하는 단계; 및
    상기 트렌치 마스크 패턴의 상부면이 노출될 때까지, 상기 소자분리막을 평탄화 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 7 항에 있어서,
    상기 트렌치 마스크 패턴들을 제거하는 단계는 습식 식각의 방법을 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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