KR20060068231A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명의 목적은 얕은 트렌치 소자분리(Shallow Trench Isolation; STI) 공정에 의한 소자 분리막 형성 시 CMP 공정 마진을 충분히 확보하여 고집적 반도체 소자의 특성 및 신뢰성을 개선하는 것이다.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 하드 마스크를 형성하고, 하드 마스크에 의해 노출된 기판을 식각하여 기판에 트렌치를 형성하고, 트렌치 내부를 매립하도록 트렌치 내부 및 하드 마스크 상부에 고밀도 플라즈마 화학기상증착에 의해 제 1 산화막을 형성하고, 제 1 산화막이 형성된 기판 전면 상에 서브 상압 화학기상증착에 의해 제 2 산화막을 형성하고, 그리고 하드 마스크가 노출되도록 화학기계연마 공정에 의해 제 2 산화막과 제 1 산화막을 평탄화하여 소자 분리막을 형성하는 단계들을 포함하고, 제 1 산화막이 화학기계연마 공정에 대하여 제 2 산화막보다 빠른 제거 속도를 가진다.
STI, CMP, 트렌치, HDP-CVD, SA-CVD

Description

반도체 소자 및 그 제조방법{Semiconductor device and method of manufacturing the same}
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위한 순차적 공정 단면도.
본 발명은 반도체 소자 제조 기술에 관한 것으로, 보다 상세하게는 얕은 트렌치 소자분리 공정을 적용한 반도체 소자의 소자 분리막 및 그 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따라 메모리 셀의 면적이 감소하면서 소자분리 영역 크기의 최소화가 요구되고 있으나, 소자분리 영역을 형성하기 위한 공정 및 메모리 어레이 내의 구조들에 대한 정렬에 의해 소자분리 영역의 크기가 제한되기 때문에 소자분리 영역의 크기를 감소시키는 데에는 어느 정도 한계가 있다.
따라서, 최근에는 버즈빅(bird's beak) 등의 문제를 가지는 국부적 실리콘 산화(LOCal Oxidation of Silicon; LOCOS) 공정 대신 적은 폭을 가지면서 우수한 소자분리 특성을 가지는 얕은 트렌치 소자분리(Shallow Trench Isolation; STI, 이 하 STI라 칭함) 공정을 적용하여 소자분리 영역을 형성하고 있다.
STI 공정은 통상적으로 반도체 기판 상에 하드 마스크를 형성하고, 하드 마스크를 이용하여 기판을 식각하여 기판에 트렌치를 형성한 후, 트렌치 내부에 산화막을 채운 후 하드 마스크가 노출될 때까지 화학기계연마(Chemical Mechanical Polishing; CMP, 이하 CMP 라 칭함) 공정에 의해 산화막을 제거하여 평탄화한 후 하드 마스크를 제거하는 과정으로 이루어진다.
여기서, 트렌치 매립을 위한 산화막은 통상적으로 고밀도 플라즈마-화학기상증착(High Density Plasma-Chemical Vapor Deposition; HDP-CVD, 이하 HDP-CVD라 칭함)에 의해 형성한다.
그런데, HDP-CVD는 우수한 갭 매립(gap-filling) 특성을 갖지만 기판 표면 상태에 따라 증착 특성이 민감하게 영향을 받기 때문에 산화막 증착 후 이루어지는 CMP 공정에 대한 중요도가 점점 더 높아지고 있다. 이는 우수한 갭 매립 특성으로 트렌치 내부를 산화막으로 완전히 매립하더라도 CMP 공정 마진이 제대로 확보되지 않으면 소자 특성에 치명적인 영향을 미치기 때문이다.
즉, HDP-CVD에 의해 트렌치 내부를 산화막으로 완전히 매립한 후 CMP 공정에 의해 트렌치 외부의 산화막을 제거할 때, 예컨대 CMP 공정이 언더 폴리싱(under polishing)으로 이루어지는 경우에는 웨이퍼 가장자리 쪽으로 산화막의 잔류물이 발생할 가능성이 높은 문제가 있고, CMP 공정이 오버 폴리싱(over polishing)으로 이루어지는 경우에는 하드 마스크의 손실로 인해 결함(defect) 발생이 증가할 뿐만 아니라 상대적으로 넓은 폭의 트렌치 영역에서는 산화막 표면이 오목해지는 이른 바 디싱(dishing) 현상이 발생하여 소자 분리 특성 저하 및 배선 단락 등이 야기되는 문제가 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, STI 공정에 의한 소자 분리막 형성 시 CMP 공정 마진을 충분히 확보하여 고집적 반도체 소자의 특성 및 신뢰성을 개선하는데 그 목적이 있다.
상기한 바와 같은 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자는 트렌치가 형성된 반도체 기판; 및 트렌치 내부에 매립되어 형성된 소자 분리막을 포함하고, 소자 분리막이 고밀도 플라즈마 화학기상증착에 의해 형성된 제 1 산화막과, 서브 상압 화학기상증착에 의해 제 1 산화막 상에 형성된 제 2 산화막의 이중막으로 이루어진다.
여기서, 제 1 산화막은 실리콘 산화막이고, 제 2 산화막은 O3-TEOS막이다.
또한, 상기한 바와 같은 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 하드 마스크를 형성하고, 하드 마스크에 의해 노출된 기판을 식각하여 기판에 트렌치를 형성하고, 트렌치 내부를 매립하도록 트렌치 내부 및 하드 마스크 상부에 고밀도 플라즈마 화학기상증착에 의해 제 1 산화막을 형성하고, 제 1 산화막이 형성된 기판 전면 상에 서브 상압 화학기상증착에 의해 제 2 산화막을 형성하고, 그리고 하드 마스크가 노출되도록 화학기계연 마 공정에 의해 제 2 산화막과 제 1 산화막을 평탄화하여 소자 분리막을 형성하는 단계들을 포함하고, 제 1 산화막이 화학기계연마 공정에 대하여 제 2 산화막보다 빠른 제거 속도를 가진다.
여기서, 제 1 산화막이 화학기계연마 공정에 대하여 제 2 산화막보다 약 4배 이상 빠른 제거 속도를 가지는 것이 바람직하다.
또한, 제 1 산화막은 실리콘 산화막으로 형성하고, 제 2 산화막은 O3-TEOS막으로 형성한다.
또한, 화학기계연마 공정은 제 1 산화막을 폴리싱 타겟으로 하여 수행한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 1a 내지 도 1d를 참조하여 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 설명한다.
도 1a를 참조하면, 반도체 기판(10) 상에 패드 산화막(20)과 패드 질화막(30)을 순차적으로 증착하고, 포토리소그라피 및 식각공정에 의해 패터닝하여 기판(10)을 일부 노출시키는 하드 마스크(100)를 형성한다.
그 다음, 하드 마스크(100)에 의해 노출된 기판(10)을 식각하여 기판(10)에 트렌치(40)를 형성한다. 여기서, 트렌치(40) 내부는 소자 분리막이 형성되는 영역이고, 트렌치(40) 외부는 소자가 집적되는 액티브 영역이다.
도 1b를 참조하면, 트렌치(40) 내부를 매립하도록 HDP-CVD에 의해 기판(10) 전면 상에 SiH4 계열의 산화막인 실리콘 산화막으로 제 1 산화막(50)을 형성한다. 이때, 증착과 스퍼터링이 동시에 이루어지는 HDP-CVD 특성에 의해 제 1 산화막(50)이 트렌치(40) 내부와 하드 마스크(30) 상부에 형성된다.
도 1c를 참조하면, 제 1 산화막(50)이 형성된 기판(10) 전면 상에 서브상압-CVD(Sub Atmosphere CVD; SA-CVD, 이하 SA-CVD라 칭함)에 의해 TEOS(Tetra Ethyl Ortho Silicate) 계열의 산화막인 O3-TEOS막으로 제 2 산화막(60)을 형성한다. 여기서, 제 2 산화막(60)은 제 1 산화막(50) 보다 CMP 공정에 대하여 약 4배 이상 느린 제거속도(removal rate)를 갖는다.
도 1d를 참조하면, 하드 마스크(100)의 표면이 노출되도록 CMP 공정에 의해 평탄화 공정을 수행하여 제 1 산화막(50)과 제 2 산화막(60)의 이중막으로 이루어진 소자 분리막(200)을 형성한다.
이때, CMP 공정은 제 1 산화막(50)을 폴리싱 타겟으로 하여 하드 마스크(100)의 표면이 노출될 때까지 수행한다.
즉, 제 1 산화막(60)을 폴리싱 타겟으로 하여 CMP 공정을 수행해도 전반에는 빠른 속도로 전체적인 글로벌(global) 평탄화까지 이루어지며, 제 1 산화막(60)이 드러나기 시작하면 제 2 산화막(60)과 제 1 산화막(50)의 높은 제거속도 차이로 인하여 디싱 현상 및 하드 마스크(100) 손실 등이 발생하는 것 없이 하드 마스크(100) 상부의 제 1 산화막(60)이 완전히 제거된다.
그 후, 도시되지는 않았지만, 습식식각에 의해 하드 마스크(100)를 제거하여 소자 분리막(200)과 기판(10) 사이의 단차를 완화시킨다.
상술한 바와 같이, 본 발명에서는 STI 공정에 의한 소자 분리막 형성 시 CMP 공정에 대하여 약 4배 이상의 높은 제거 속도 차이를 가지는 제 1 산화막과 제 2 산화막의 이중막으로 트렌치를 매립하므로 CMP 공정 시 충분한 공정 마진을 확보할 수 있다.
따라서, CMP 공정 시 야기되는 산화막 잔류물 발생이나 하드 마스크 손실 및 디싱 현상 등을 방지할 수 있어 우수한 소자 분리 특성을 얻을 수 있다.
그 결과, 고집적 반도체 소자의 특성 및 신뢰성을 개선할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (6)

  1. 트렌치가 형성된 반도체 기판; 및
    상기 트렌치 내부에 매립되어 형성된 소자 분리막을 포함하고,
    상기 소자 분리막이
    고밀도 플라즈마 화학기상증착에 의해 형성된 제 1 산화막과,
    서브 상압 화학기상증착에 의해 상기 제 1 산화막 상에 형성된 제 2 산화막의 이중막으로 이루어진 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 산화막은 실리콘 산화막이고, 상기 제 2 산화막은 O3-TEOS막인 반도체 소자.
  3. 반도체 기판 상에 하드 마스크를 형성하는 단계;
    상기 하드 마스크에 의해 노출된 기판을 식각하여 상기 기판에 트렌치를 형성하는 단계;
    상기 트렌치 내부를 매립하도록 상기 트렌치 내부 및 상기 하드 마스크 상부에 고밀도 플라즈마 화학기상증착에 의해 제 1 산화막을 형성하는 단계;
    상기 제 1 산화막이 형성된 기판 전면 상에 서브 상압 화학기상증착에 의해 제 2 산화막을 형성하는 단계; 및
    상기 하드 마스크가 노출되도록 상기 화학기계연마 공정에 의해 상기 제 2 산화막과 제 1 산화막을 평탄화하여 소자 분리막을 형성하는 단계를 포함하고,
    상기 제 1 산화막이 상기 화학기계연마 공정에 대하여 상기 제 2 산화막보다 빠른 제거 속도를 가지는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 제 1 산화막이 상기 화학기계연마 공정에 대하여 상기 제 2 산화막보다 약 4배 이상 빠른 제거 속도를 가지는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 제 1 산화막은 실리콘 산화막으로 형성하고, 제 2 산화막은 O3-TEOS막으로 형성하는 반도체 소자의 제조방법.
  6. 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 화학기계연마 공정은 상기 제 1 산화막을 폴리싱 타겟으로 하여 수행하는 반도체 소자의 제조방법.
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