KR20060055845A - 박막 트랜지스터, 그 제조방법 및 이 박막 트랜지스터를구비한 평판 표시 장치 - Google Patents
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Abstract
본 발명은 폴리실리콘 액티브층의 우수한 안정성을 확보하여 핫 캐리어로 인한 특성 열화 및 오프 누설 전류를 최소화할 수 있는 박막 트랜지스터를 제공한다.
본 발명에 따른 박막 트랜지스터는 기판, 기판 상에 게이트 절연막을 사이에 두고 형성된 액티브층 및 게이트 전극, 액티브층 가장자리에 형성된 소오스 및 드레인 영역, 및 소오스 및 드레인 영역 내측으로 상기 액티브층 내에 형성된 복수의 저농도 도핑 드레인 영역을 포함한다.
유기 EL, TFT, 폴리실리콘, LDD, 게이트 절연막
Description
도 1은 본 발명에 따른 유기 전계 발광 표시 장치를 개략적으로 나타낸 도면.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 순차적 공정 단면도.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 순차적 공정 단면도.
도 4a 내지 도 4c는 종래 박막 트랜지스터의 제조방법을 설명하기 위한 순차적 공정 단면도.
본 발명은 박막 트랜지스터에 관한 것으로, 보다 상세하게는 저농도 도핑 드레인(Lightly Doped Drain; LDD) 영역을 구비한 박막 트랜지스터, 그 제조방법 및 이 박막 트랜지스터를 구비한 평판 표시 장치에 관한 것이다.
일반적으로 박막 트랜지스터(Thin Film Transistor; TFT, 이하 TFT라 칭함)는 액티브 매트릭스형 액정 표시(Liquid Crystal Display; LCD, 이하 LCD라 칭함) 장치나 유기 전계발광(Electro Luminescent; EL, 이하 EL이라 칭함) 표시 장치의 구동 소자로서 사용되고 있다.
여기서, 유기 EL 표시 장치는 유기 화합물을 전기적으로 여기시켜 발광시키는 자발광형 표시 소자로서, N×M 개의 유기 발광셀들을 전압구동 또는 전류구동하여 영상을 표현할 수 있도록 되어 있다.
상기 유기 발광셀은 다이오드 특성을 가져서 유기 발광 다이오드라고도 불리며, 이는 정공 주입 전극인 애노드 전극과, 발광층인 유기 박막과 전자 주입 전극인 캐소드 전극의 구조로 이루어져, 각 전극으로부터 각각 정공과 전자를 유기박막 내부로 주입시켜 주입된 정공과 전자가 결합한 엑시톤(exiton)이 여기상태로부터 기저상태로 떨어질 때 발광이 이루어진다.
발광층은 전자와 정공의 균형을 좋게 하여 발광 효율을 향상시키기 위해 발광층(emitting layer; EML)에 전자 수송층(Electron Transport Layer; ETL), 정공 수송층(Hole Transport Layer; HTL)을 포함한 다층 구조로 이루어지고, 때로는 별도의 전자 주입층(Electron Injection Layer; EIL)과 홀주입층(Hole Injection Layer; HIL)을 더 포함할 수 있다.
이와 같이 유기 EL 표시 장치는 두 전극 사이에 유기박막의 발광층이 존재함에 따라 LCD 장치와 달리 별도의 광원을 필요로 하지 않을 뿐만 아니라 낮은 전압 구동 및 넓은 시야각 확보가 가능하고 응답속도가 빨라 고해상도 구현에 적합한 장 점을 갖는다.
한편, 능동 매트릭스 방식의 유기 EL 표시 장치에는 각 화소마다 형성되어 각각의 화소를 구동하는 화소 구동용 TFT와, 스캔(scan; gate) 구동 회로나 데이터 (data) 구동 회로에 형성되어 화소 구동용 TFT를 작동하는 구동회로용 TFT가 구비된다.
이러한 유기 EL 표시 장치에 있어, 상기한 TFT로서 근래에는 레이저를 이용한 결정화 기술에 의해 비정질 실리콘(Amorphous silicon; a-Si, 이하 a-Si이라 칭함) TFT와 유사한 600℃ 이하의 낮은 온도에서 제작이 가능하면서 a-Si TFT에 비해 전자(electron)나 정공(hole)의 이동도가 높은 저온 폴리실리콘(Low Temperature Polycrystalline Silicon; LTPS, 이하 LTPS라 칭함) TFT를 적용함에 따라, N 채널 모스(n-channel Metal Oxide Silicon; NMOS)와 P 채널 모스(p-channel MOS; PMOS)가 공존하는 상보형 모스(Complementary MOS; CMOS) TFT의 구현이 가능하여 기판 상에 화소구동용 TFT와 구동 회로용 TFT를 동시에 집적하는 것이 가능해지고 있다.
그런데, 상술한 LTPS와 같은 폴리실리콘을 액티브층으로 이용하는 TFT 에서는 폴리실리콘이 많은 부분에서 트랩 준위를 가짐에 따라, 핫 캐리어(hot carrier)로 인한 특성 열화나 다량의 오프(OFF) 누설전류 등이 발생하는 단점이 있다. 이를 해결하기 위해 TFT의 소오스 및 드레인 영역 내측의 액티브층에 저농도 도핑 드레인(Lightly Doped Drain; LDD) 영역을 적용하여 폴리실리콘의 액티브층을 안정화시키는 방법 등이 적용되고 있다.
상술한 종래의 TFT 제조방법을 도 4a 내지 도 4c를 참조하여 설명한다.
도 4a를 참조하면, 기판(10) 상에 a-Si막을 증착하고, 엑시머 레이저 등으로 어닐링하여 a-Si막을 결정화시켜 폴리실리콘막을 형성한다. 기판(10)은 투명한 절연 기판으로 이루어지고 그 재질로는 유리나 플라스틱이 사용될 수 있다. 그 다음, 포토리소그라피 및 식각공정에 의해 폴리실리콘막을 패터닝하여 액티브층(11)을 형성하고, 액티브층(11)을 덮도록 기판(10) 전면 상에 실리콘산화물(SiO2)을 성장시켜 게이트 절연막(12)을 형성한다. 그 다음, 크롬(Cr) 등의 금속을 증착하여 게이트 전극 물질막을 형성하고, 이를 포토리소그라피 및 식각 공정에 의해 패터닝하여 액티브층(11)의 중앙에 대응하여 게이트 절연막(12) 상에 게이트 전극(13)을 형성한다.
그 후, 기판 전면 상에 포토레지스트막을 도포하고 노광 및 현상하여 게이트전극(13)을 덮으면서 액티브층(11) 양측의 가장자리를 오픈시키는 포토레지스트 패턴(14)을 형성한다. 그 다음, 포토레지스트 패턴(14)을 마스크로하여 기판을 향해 비교적 높은 농도의 제 1 불순물(15), 예컨대 TFT가 N 채널인 경우에는 N＋ 불순물을 도핑하고 P 채널인 경우에는 P＋ 불순물을 도핑하여, 액티브층(11) 양측의 가장자리에 소오스 및 드레인 영역(15a, 15b)을 형성한다. 그 후, 도 4b에 도시된 바와 같이, 에싱(ashing) 공정 등에 의해 포토레지스트 패턴(14)을 제거한다.
도 4c를 참조하면, 게이트 전극(13)을 마스크로하여 기판(10)을 향해 제 1 불순물(15)과 동일한 도전형을 가지면서 제 1 불순물(15) 보다 낮은 농도의 제 2 불순물(16), 예컨대 TFT가 N 채널인 경우에는 N－ 불순물을 도핑하고 P 채널인 경우에는 P－ 불순물을 도핑하여, 소오스 및 드레인 영역(15a, 15b) 내측의 액티브층(11)에 LDD 영역(16a, 16b)을 형성한다.
그러나, 상술한 바와 같이 소오스 및 드레인 영역(15a, 15b) 내측의 액티브층(11)에 LDD 영역(16a, 16b)을 적용하더라도 폴리실리콘막의 액티브층(11)을 안정화시키는 데에는 어느 정도 한계가 있어 핫 캐리어로 인한 특성 열화 및 오프 누설 전류 등을 완전히 억제하기가 어렵다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 폴리실리콘 액티브층의 우수한 안정성을 확보하여 핫 캐리어로 인한 특성 열화 및 오프 누설 전류를 최소화할 수 있는 박막 트랜지스터를 제공하는데 그 목적이 있다.
또한, 본 발명은 상술한 박막 트랜지스터의 제조방법을 제공하는데 다른 목적이 있다.
또한, 본 발명은 상술한 박막 트랜지스터를 적용한 평판 표시 장치를 제공하는데 또 다른 목적이 있다.
상술한 바와 같은 본 발명의 목적의 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터는 기판, 기판 상에 게이트 절연막을 사이에 두고 형성된 액티 브층 및 게이트 전극, 액티브층 가장자리에 형성된 소오스 및 드레인 영역, 및 소오스 및 드레인 영역 내측으로 상기 액티브층 내에 형성된 복수의 저농도 도핑 드레인 영역을 포함한다.
여기서, 복수의 저농도 도핑 드레인 영역은 게이트 전극에 인접할수록 농도가 점점 낮아지고, 게이트 절연막이 복수의 저농도 도핑 드레인 영역에 대응하는 부분에서 게이트 전극에 인접할수록 높이가 점점 높아지는 복수의 단으로 이루어지는 계단형의 패턴을 가진다.
바람직하게, 복수의 저농도 도핑 드레인 영역은 소오스 및 드레인 영역 내측으로 형성된 제 1 저농도 도핑 드레인 영역과 제 1 저농도 도핑 드레인 영역 내측으로 형성된 제 2 저농도 도핑 드레인 영역으로 이루어지는데, 이때 제 2 저농도 도핑 드레인 영역에 대응하는 부분의 게이트 절연막이 제 1 저농도 도핑 드레인 영역에 대응하는 부분의 게이트 절연막보다 높은 단을 가진다.
또한, 상술한 바와 같은 본 발명의 목적의 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터의 제조방법은 기판 상에 액티브층을 형성하고, 액티브층을 덮도록 기판 전면 상에 게이트 절연막을 형성하고, 게이트 절연막 상에 게이트 전극을 형성하고, 게이트 전극 양측으로 대응하는 액티브층의 가장자리에 소오스 및 드레인 영역을 형성하고, 게이트 절연막을 식각하여 게이트 절연막에 게이트 전극에 인접할수록 높이가 점점 높아지는 복수층의 계단형 패턴을 형성하고, 그리고 기판을 향해 소오스 및 드레인 영역보다 낮은 농도를 가지는 불순물을 도핑하여 소오스 및 드레인 영역 내측으로 액티브층 내에 게이트 전극에 인접할수록 농도가 점 점 낮아지는 복수의 저농도 도핑 드레인 영역을 형성하는 단계들을 포함한다.
바람직하게, 게이트 절연막의 식각 시 계단형 패턴을 단층으로 형성하고, 복수의 저농도 도핑 드레인 영역은 제 1 저농도 도핑 드레인 영역과 제 1 저농도 도핑 드레인 영역 내측의 제 2 저농도 도핑 드레인 영역으로 형성한다.
또한, 게이트 절연막의 식각 시 제 2 저농도 도핑 드레인 영역에 대응하는 부분의 게이트 절연막이 제 1 저농도 도핑 드레인 영역에 대응하는 부분의 게이트 절연막보다 높은 단을 갖도록 한다.
또한, 상술한 바와 같은 본 발명의 목적의 목적을 달성하기 위하여, 본 발명에 따른 평판 표시 장치는 기판에 형성된 화소 구동부와 화소 구동부와 전기적으로 연결된 표시부로 구성된 화소부와, 화소부를 구동하기 위한 데이터 구동부 및 스캔 구동부를 포함하고, 화소 구동부, 데이터 구동부 및 스캔 구동부 중 적어도 하나 이상이 기판 상에 게이트 절연막을 사이에 두고 형성된 액티브층 및 게이트 전극; 액티브층 가장자리에 형성된 소오스 및 드레인 영역; 및 소오스 및 드레인 영역 내측으로 액티브층 내에 형성된 복수의 저농도 도핑 드레인 영역을 포함하는 박막 트랜지스터를 포함한다.
여기서, 표시부가 제 1 전극, 유기 발광층 및 제 2 전극이 순차적으로 적층된 구조로 이루어진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게설명한다.
도 1은 본 발명의 실시예에 따른 유기 EL 표시 장치를 개략적으로 나타낸 도 면으로서, 도 1에 나타낸 바와 같이, 기판(20)에 화소 구동부(미도시)와 화소 구동부와 전기적으로 연결된 표시부(미도시)로 이루어진 화소부(100)와, 이 화소부(100)를 구동하기 위한 데이터 구동부(200a) 및 스캔 구동부(200b)로 이루어진다.
여기서, 기판(20)은 투명한 절연 기판으로 이루어지고 그 재질로는 유리나 플라스틱이 사용될 수 있다. 또한, 도시되지는 않았지만, 화소부(100)의 화소 구동부는 동작 특성에 따라 둘 이상의 TFT의 조합으로 구성되고, 표시부는 양극 전극으로서의 제 1 전극과 특정 색의 빛을 발광하는 유기 발광층 및 음극 전극으로서의 제 2 전극이 순차적으로 적층된 구조로 이루어지며, 데이터 구동부(200a) 및 스캔 구동부(200b)는 N 채널과 P 채널이 조합된 CMOS TFT로 이루어진다.
상기 TFT는 도 2d에 도시된 바와 같이, 기판(20) 상에 LTPS와 같은 폴리실리콘막의 액티브층(21)이 형성되고, 액티브층(21)을 덮으면서 기판(20) 전면에는 게이트 절연막(22)이 형성되며, 액티브층(21)의 중앙 부위에 대응하여 게이트 절연막(22) 상에 게이트 전극(23)이 형성된다.
그리고, 게이트 전극(23) 양측으로 대응하는 액티브층(21) 가장자리에는 비교적 높은 제 1 농도를 가지는 소오스 및 드레인 영역(25a, 25b)이 형성되고, 소오스 및 드레인 영역(25a, 25b) 내측으로 액티브층(21)에는 제 1 농도보다 낮은 제 2 농도를 가지는 제 1 LDD 영역(27a, 27b)이 형성되며, 제 1 LDD 영역(27a, 27b) 내측으로 액티브층(21)에는 제 2 농도보다 낮은 제 3 농도를 가지는 제 2 LDD 영역(27c, 27d)이 형성된다.
여기서, 게이트 절연막(22)은 실리콘산화(SiO2)막 또는 실리콘질화(SiNx)막의 단일막으로 이루어지고, 게이트 전극(23) 양측의 액티브층(21)과 오버랩되는 부분("A")에서 게이트 전극(23)에 인접한 부분, 즉 제 2 LDD 영역(27c, 27d) 위의 부분이 다른 부분, 즉 제 1 LDD 영역(27a, 27b)과 소오스 및 드레인 영역(25a, 25b) 위의 부분보다 높은 단을 가지는 계단형의 패턴을 갖는다.
또한, 소오스 및 드레인 영역(25a, 25b), 제 1 LDD 영역(27a, 27b) 및 제 2 LDD 영역(27c, 27d)은 동일한 도전형을 가지며, 예컨대 TFT가 N 채널인 경우에는 각각 N＋ 불순물, N－ 불순물 및 N－－ 불순물로 이루어지고, P 채널인 경우에는 각각 P＋ 불순물, P－ 불순물 및 P－－ 불순물로 이루어진다.
이와 같이, 게이트 전극(23) 부근에 제 1 LDD 영역(27a, 27b) 보다 낮은 제 2 LDD 영역(27c, 27d)이 형성되면 게이트 전극(23) 부근의 액티브층(21) 농도가 현저하게 낮아져 액티브층(21)의 안정성이 높아지므로, 핫 캐리어로 인한 특성 열화 및 오프 누설 전류 등이 최소화될 수 있다.
상술한 TFT의 제조방법을 도 2a 내지 도 2d를 참조하여 설명한다.
도 2a를 참조하면, 기판(20) 상에 a-Si막을 증착하고, 엑시머 레이저 등으로 어닐링하여 a-Si막을 결정화시켜 폴리실리콘막을 형성한다. 그 다음, 포토리소그라피 및 식각공정에 의해 폴리실리콘막을 패터닝하여 액티브층(21)을 형성하고, 액티브층(21)을 덮도록 기판(20) 전면 상에 실리콘산화물(SiO2) 또는 실리콘질화물을 증착하여 단일막으로서 게이트 절연막(22)을 형성한다. 그 다음, 크롬(Cr) 등의 금속을 증착하여 게이트 전극 물질막을 형성하고, 이를 포토리소그라피 및 식각 공정에 의해 패터닝하여 액티브층(21)의 중앙에 대응하여 게이트 절연막(22) 상에 게이트 전극(23)을 형성한다.
그 후, 기판(20) 전면 상에 포토레지스트막을 도포하여 형성하고, 이를 노광 및 현상하여 게이트 전극(23)을 덮으면서 액티브층(21) 양측의 가장자리를 오픈시키는 포토레지스트 패턴(24)을 형성하고, 포토레지스트 패턴(24)을 마스크로하여 기판(20)을 향해 비교적 높은 제 1 농도의 제 1 불순물(25), 예컨대 TFT가 N 채널인 경우에는 N＋ 불순물을 도핑하고 P 채널인 경우에는 P＋ 불순물을 도핑하여 액티브층(21) 양측의 가장자리에 제 1 농도를 가지는 소오스 및 드레인 영역(25a, 25b)을 형성한다.
도 2b를 참조하면, 에싱 공정 등에 의해 포토레지스트 패턴(24)의 측부를 일부 제거하고, 측부가 일부 제거된 포토레지스트 패턴(24a)에 의해 노출된 게이트 절연막(22)을 건식 식각 또는 습식 식각에 의해 일부 식각한다. 그 후, 도 2c에 도시된 바와 같이, 에싱 공정 등에 의해 포토레지스트 패턴(24a)을 완전히 제거한다. 그러면, 게이트 절연막(22)이 게이트 전극(23) 양측의 액티브층(21)과 오버랩되는 부분("A")에서 게이트 전극(23)에 인접한 부분이 다른 부분보다 높은 단을 가지는 계단형의 패턴을 갖는다.
도 2d를 참조하면, 게이트 전극(23)을 마스크로하여 기판(20)을 향해 제 1 불순물(25)과 동일한 도전형을 가지면서 제 1 농도보다 낮은 제 2 농도의 제 2 불순물(27), 예컨대 TFT가 N 채널인 경우에는 N－ 불순물을 도핑하고 P 채널인 경우에는 P－ 불순물을 도핑한다. 그러면, 게이트 절연막(22)의 "A" 부분에 대한 계단형의 패턴으로 인해, 소오스 및 드레인 영역(25a, 25b) 내측의 액티브층(21)에 제 2 농도의 제 1 LDD 영역(27a, 27b)이 형성됨과 동시에 제 1 LDD 영역(27a, 27b) 내측, 즉 게이트 전극(23)에 인접한 부분의 액티브층(21)에 제 2 농도보다 낮은 제 3 농도의 제 2 LDD 영역(27c, 27d)이 형성된다.
상기 실시예에서는 게이트 절연막(22)을 실리콘산화물 또는 실리콘질화물의 단일막으로 형성하는 경우에 대하여 설명하였지만, 게이트 절연막(22)에 계단형의 패턴을 좀 더 용이하게 형성하도록, 게이트 절연막(22)을 서로 다른 식각 선택비를 가지는 다층막의 구조로도 적용할 수 있다.
이러한 경우를 도 3a 내지 도 3d를 참조하여 설명하는데, 도 3a 내지 도 3d에서 도 2a 내지 도 2d와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여한다.
도 3a를 참조하면, 기판(20) 상에 a-Si막을 증착하고, 엑시머 레이저 등으로 어닐링하여 a-Si막을 결정화시켜 폴리실리콘막을 형성한다. 그 다음, 포토리소그라피 및 식각공정에 의해 폴리실리콘막을 패터닝하여 액티브층(21)을 형성하고, 액티브층(21)을 덮도록 기판(20) 전면 상에 서로 다른 식각 선택비를 가지는 제 1 절연막(22a)과 제 2 절연막(22b)의 이중막을 순차적으로 증착하여 게이트 절연막(22) 을 형성한다. 여기서, 제 1 절연막(22a)은 실리콘산화물로 형성하고 제 2 절연막(22b)은 실리콘질화(SiNx)물로 형성하거나, 제 1 절연막(22a)은 실리콘질화물로 형성하고 제 2 절연막(22b)은 실리콘산화물로 형성할 수 있다. 그 다음, 크롬(Cr) 등의 금속을 증착하여 게이트 전극 물질막을 형성하고, 이를 포토리소그라피 및 식각 공정에 의해 패터닝하여 액티브층(21)의 중앙에 대응하여 게이트 절연막(22) 상에 게이트 전극(23)을 형성한다.
그 후, 기판 전면 상에 포토레지스트막을 도포하여 형성하고, 이를 노광 및 현상하여 게이트 전극(23)을 덮으면서 액티브층(21) 양측의 가장자리를 오픈시키는 포토레지스트 패턴(24)을 형성한다. 그 다음, 포토레지스트 패턴(24)을 마스크로하여 기판(20)을 향해 비교적 높은 제 1 농도의 제 1 불순물(25), 예컨대 TFT가 N 채널인 경우에는 N＋ 불순물을 도핑하고 P 채널인 경우에는 P＋ 불순물을 도핑하여 액티브층(21) 양측의 가장자리에 제 1 농도를 가지는 소오스 및 드레인 영역(25a, 25b)을 형성한다.
도 3b를 참조하면, 에싱 공정 등에 의해 포토레지스트 패턴(24)의 측부를 일부 제거하고, 측부가 일부 제거된 포토레지스트 패턴(24a)에 의해 노출된 게이트 절연막(22)의 제 2 절연막(22b)을 건식식각 또는 습식식각에 의해 선택적으로 식각한다. 이때, 제 1 절연막(22a)과 제 2 절연막(22b)은 서로 다른 식각 선택비를 가지므로 제 2 절연막(22b)만을 선택적으로 식각할 수 있다.
도 3c를 참조하면, 에싱 공정 등에 의해 포토레지스트 패턴(24a)을 완전히 제거한다. 그러면, 게이트 절연막(22)이 게이트 전극(23) 양측의 액티브층(21)과 오버랩되는 부분("B")에서 게이트 전극(23)에 인접한 부분은 제 1 절연막(22a)과 제 2 절연막(22b)의 이층 구조로 이루어지는데 반해, 다른 부분은 제 1 절연막(22a)의 단층 구조로 이루어지게 된다. 이에 따라, 상기 이층 구조 부위가 단층 구조 부위보다 상대적으로 높은 단을 가지게 된다. 즉, 게이트 절연막(22)은 상기 "B" 부분에서 계단형의 패턴을 갖는다.
도 3d를 참조하면, 게이트 전극(23)을 마스크로하여 기판(20)을 향해 제 1 불순물(25)과 동일한 도전형을 가지면서 제 1 농도보다 낮은 제 2 농도의 제 2 불순물(27), 예컨대 TFT가 N 채널인 경우에는 N－ 불순물을 도핑하고 P 채널인 경우에는 P－ 불순물을 도핑한다. 그러면, 게이트 절연막(22)의 "B" 부분에 대한 계단형의 패턴으로 인해, 소오스 및 드레인 영역(25a, 25b) 내측의 액티브층(21)에 제 2 농도를 가지는 제 1 LDD 영역(27a, 27b)이 형성됨과 동시에 제 1 LDD 영역(27a, 27b) 내측의 액티브층(21), 즉 게이트 전극(23)에 인접한 부분의 액티브층(21)에 제 2 농도보다 낮은 제 3 농도의 제 2 LDD 영역(27c, 27d)이 형성된다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
예를 들어, 상기 실시예에서는 구동 소자로 상기 TFT를 사용하고 표시부가 유기 발광층을 포함하는 유기 EL 표시 장치에 대해서만 설명하였지만, 상기 TFT를 구동 소자로 사용하는 것이 가능한 액정 표시 장치 등의 평판 표시 장치에도 적용하여 실시할 수 있다.
상술한 본 발명에 의하면, 게이트 절연막의 계단형 패턴을 이용하여 액티브층에 농도가 다른 2 개의 LDD 영역을 형성하고 게이트에 인접한 부분의 LDD 영역이 상대적으로 낮은 농도를 갖도록 함으로써, 폴리실리콘 TFT의 액티브층의 우수한 안정성을 확보할 수 있다.
이에 따라, 폴리실리콘 TFT에서 야기되는 핫 캐리어로 인한 특성 열화 및 오프 누설 전류를 최소화할 수 있으므로, 폴리실리콘 TFT의 전기적 특성을 향상시킬 수 있다.
또한, 유기 EL 표시 장치에 상술한 폴리실리콘 TFT를 적용할 경우 화면의 우수한 표시 품질을 얻을 수 있다.
Claims (27)
- 기판;상기 기판 상에 게이트 절연막을 사이에 두고 형성된 액티브층 및 게이트 전극;상기 액티브층 가장자리에 형성된 소오스 및 드레인 영역; 및상기 소오스 및 드레인 영역 내측으로 상기 액티브층 내에 형성된 복수의 저농도 도핑 드레인 영역을 포함하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 복수의 저농도 도핑 드레인 영역은 상기 게이트 전극에 인접할수록 농도가 점점 낮아지는 박막 트랜지스터.
- 제 1 항 또는 제 2 항에 있어서,상기 게이트 절연막이 상기 복수의 저농도 도핑 드레인 영역에 대응하는 부분에서 상기 게이트 전극에 인접할수록 높이가 점점 높아지는 복수의 단으로 이루어지는 계단형의 패턴을 가지는 박막 트랜지스터.
- 제 1 항 또는 제 2 항에 있어서,상기 복수의 저농도 도핑 드레인 영역은 상기 소오스 및 드레인 영역 내측으 로 형성된 제 1 저농도 도핑 드레인 영역과 상기 제 1 저농도 도핑 드레인 영역 내측으로 형성된 제 2 저농도 도핑 드레인 영역으로 이루어진 박막 트랜지스터.
- 제 4 항에 있어서,상기 제 2 저농도 도핑 드레인 영역에 대응하는 부분의 게이트 절연막이 상기 제 1 저농도 도핑 드레인 영역에 대응하는 부분의 게이트 절연막보다 높은 단을 가지는 박막 트랜지스터.
- 제 5 항에 있어서,상기 액티브층 위에 상기 게이트 절연막과 게이트 전극이 순차적으로 형성되는 박막 트랜지스터.
- 제 5 항에 있어서,상기 게이트 절연막이 실리콘산화막 또는 실리콘질화막의 단일막으로 이루어지는 박막 트랜지스터.
- 제 5 항에 있어서,상기 게이트 절연막이 상기 제 2 저농도 도핑 드레인 영역에 대응하는 부분에서는 제 1 절연막과 제 2 절연막이 순차적으로 적층된 이층 구조로 이루어지고, 다른 영역에 대응하는 부분에서는 제 1 절연막의 단층 구조로 이루어지는 박막 트 랜지스터.
- 제 8 항에 있어서,상기 제 1 절연막은 실리콘산화막으로 이루어지고 상기 제 2 절연막은 실리콘질화막으로 이루어지거나, 상기 제 1 절연막은 실리콘질화막으로 이루어지고 상기 제 2 절연막은 실리콘산화막으로 이루어지는 박막 트랜지스터.
- 기판 상에 액티브층을 형성하고;상기 액티브층을 덮도록 상기 기판 전면 상에 게이트 절연막을 형성하고;상기 게이트 절연막 상에 게이트 전극을 형성하고;상기 게이트 전극 양측으로 대응하는 상기 액티브층의 가장자리에 소오스 및 드레인 영역을 형성하고;상기 게이트 절연막을 식각하여 상기 게이트 절연막에 상기 게이트 전극에 인접할수록 높이가 점점 높아지는 복수층의 계단형 패턴을 형성하고; 그리고상기 기판을 향해 상기 소오스 및 드레인 영역보다 낮은 농도를 가지는 불순물을 도핑하여 상기 소오스 및 드레인 영역 내측으로 상기 액티브층 내에 상기 게이트 전극에 인접할수록 농도가 점점 낮아지는 복수의 저농도 도핑 드레인 영역을 형성하는 단계들을 포함하는 박막 트랜지스터의 제조방법.
- 제 10 항에 있어서,상기 게이트 절연막의 식각 시 상기 계단형 패턴을 단층으로 형성하는 박막 트랜지스터의 제조방법.
- 제 11 항에 있어서,상기 복수의 저농도 도핑 드레인 영역은 제 1 저농도 도핑 드레인 영역과 상기 제 1 저농도 도핑 드레인 영역 내측의 제 2 저농도 도핑 드레인 영역으로 형성하는 박막 트랜지스터의 제조방법.
- 제 12 항에 있어서,상기 게이트 절연막의 식각 시 상기 제 2 저농도 도핑 드레인 영역에 대응하는 부분의 게이트 절연막이 상기 제 1 저농도 도핑 드레인 영역에 대응하는 부분의 게이트 절연막보다 높은 단을 갖도록 하는 박막 트랜지스터의 제조방법.
- 제 10 항 내지 제 13 항 중 어느 한 항에 있어서,상기 게이트 절연막은 실리콘산화막 또는 실리콘질화막의 단일막으로 형성하는 박막 트랜지스터의 제조방법.
- 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,상기 게이트 절연막은 제 1 절연막과 제 2 절연막이 순차적으로 적층된 막으로 형성하는 박막 트랜지스터의 제조방법.
- 제 15 항에 있어서,상기 제 1 절연막은 실리콘산화막으로 이루어지고 상기 제 2 절연막은 실리콘질화막으로 이루어지거나, 상기 제 1 절연막은 실리콘질화막으로 이루어지고 상기 제 2 절연막은 실리콘산화막으로 이루어지는 박막 트랜지스터의 제조방법.
- 제 15 항에 있어서,상기 게이트 절연막의 식각 시 상기 제 2 절연막만을 선택적으로 식각하는 박막 트랜지스터의 제조방법.
- 기판에 형성된 화소 구동부와 상기 화소 구동부와 전기적으로 연결된 표시부로 구성된 화소부와, 상기 화소부를 구동하기 위한 데이터 구동부 및 스캔 구동부를 포함하고,상기 화소 구동부, 데이터 구동부 및 스캔 구동부 중 적어도 하나 이상이상기 기판 상에 게이트 절연막을 사이에 두고 형성된 액티브층 및 게이트 전극;상기 액티브층 가장자리에 형성된 소오스 및 드레인 영역; 및상기 소오스 및 드레인 영역 내측으로 상기 액티브층 내에 형성된 복수의 저농도 도핑 드레인 영역을 포함하는 박막 트랜지스터를 포함하는 평판 표시 장치.
- 제 18 항에 있어서,상기 복수의 저농도 도핑 드레인 영역은 상기 게이트 전극에 인접할수록 농도가 점점 낮아지는 평판 표시 장치.
- 제 18 항 또는 제 19 항에 있어서,상기 게이트 절연막이 상기 복수의 저농도 도핑 드레인 영역에 대응하는 부분에서 상기 게이트 전극에 인접할수록 높이가 점점 높아지는 복수의 단으로 이루어지는 계단형의 패턴을 가지는 평판 표시 장치.
- 제 18 항 또는 제 19 항에 있어서,상기 복수의 저농도 도핑 드레인 영역은 상기 소오스 및 드레인 영역 내측으로 형성된 제 1 저농도 도핑 드레인 영역과 상기 제 1 저농도 도핑 드레인 영역 내측으로 형성된 제 2 저농도 도핑 드레인 영역으로 이루어진 평판 표시 장치.
- 제 21 항에 있어서,상기 제 2 저농도 도핑 드레인 영역에 대응하는 부분의 게이트 절연막이 상기 제 1 저농도 도핑 드레인 영역에 대응하는 부분의 게이트 절연막보다 높은 단을 가지는 평판 표시 장치.
- 제 22 항에 있어서,상기 액티브층 위에 상기 게이트 절연막과 게이트 전극이 순차적으로 형성되는 평판 표시 장치.
- 제 22 항에 있어서,상기 게이트 절연막이 실리콘산화막 또는 실리콘질화막의 단일막으로 이루어지는 평판 표시 장치.
- 제 22 항에 있어서,상기 게이트 절연막이 상기 제 2 저농도 도핑 드레인 영역에 대응하는 부분에서는 제 1 절연막과 제 2 절연막이 순차적으로 적층된 이층 구조로 이루어지고, 다른 영역에 대응하는 부분에서는 제 1 절연막의 단층 구조로 이루어지는 평판 표시 장치.
- 제 25 항에 있어서,상기 제 1 절연막은 실리콘산화막으로 이루어지고 상기 제 2 절연막은 실리콘질화막으로 이루어지거나, 상기 제 1 절연막은 실리콘질화막으로 이루어지고 상기 제 2 절연막은 실리콘산화막으로 이루어지는 평판 표시 장치.
- 제 18 항에 있어서,상기 표시부가 제 1 전극, 유기 발광층 및 제 2 전극이 순차적으로 적층된 구조로 이루어지는 평판 표시 장치.
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