KR20070056307A - 박막 트랜지스터 및 이의 제조 방법 - Google Patents

Abstract

이중 게이트 절연막 사이의 계면 오염을 방지할 수 있으며, 스토리지 커패시터의 정전 용량을 증가시킬 수 있는 박막 트랜지스터 및 이의 제조 방법을 제공한다. 본 발명의 실시예에 따른 박막 트랜지스터는 NMOS용 액티브층과 PMOS용 액티브층 및 스토리지 커패시터용 하부 전극의 상부에 이중 게이트 절연막(제1 절연막 및 제2 절연막으로 이루어진다)을 형성하고, N-웰 형성용 마스크 패턴을 이용하여 제2 절연막의 일부를 선택적으로 제거한 후 이온 주입 공정을 실시하는 TFT 제조 방법에 의해 제조할 수 있다.

유기, OLED, TFT, 이중 게이트 절연막, 정전용량

Description

박막 트랜지스터 및 이의 제조 방법{THIN FILM TRANSISTOR AND METHODE FOR FABRICATING THEREOF}

도 1 내지 도 4는 본 발명의 실시예에 따른 TFT 제조 방법을 나타내는 공정 단면도이다.

본 발명은 박막 트랜지스터 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 이중 게이트 절연막을 구비하는 박막 트랜지스터 및 이의 제조 방법에 관한 것이다.

최근, 음극선관의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판 표시장치는 액정 표시장치(LCD: Liquid Crystal Display)), 전계 방출 표시장치(FED: Field Emission Display), 플라즈마 표시장치(PDP: Plasma Display Panel) 및 유기 발광 표시장치(Organic Light Emitting Display) 등이 있다.

이 중에서 상기 유기 발광 표시장치는 유기 화합물을 전기적으로 여기시켜 발광시키는 자발광형 표시 소자로서, N×M 개의 유기 발광 소자들을 전압 구동 또 는 전류 구동하여 영상을 표현할 수 있도록 되어 있다.

상기 유기 발광 소자는 다이오드 특성을 가져서 유기 발광 다이오드(Organic Light Emitting Diode)라고도 불리며, 이는 정공 주입 전극인 애노드 전극과, 발광층인 유기 박막과 전자 주입 전극인 캐소드 전극의 구조로 이루어져, 각 전극으로부터 각각 정공과 전자를 유기박막 내부로 주입시켜 주입된 정공과 전자가 결합한 엑시톤(exiton)이 여기상태로부터 기저상태로 떨어질 때 발광이 이루어진다.

그리고, 상기 발광층은 전자 수송층(Electron Transport Layer; ETL)과 정공 수송층(Hole Transport Layer; HTL)을 포함한 다층 구조로 이루어지며, 전자 주입층(Electron Injection Layer; EIL)과 정공 주입층(Hole Injection Layer; HIL)을 더욱 포함할 수 있다.

한편, 능동형(active matrix type) 유기 발광 표시장치에는 각 화소마다 형성되어 각각의 화소를 구동하는 화소 구동용 TFT와, 스캔(scan; gate) 구동 회로나 데이터 (data) 구동 회로에 형성되어 화소 구동용 TFT를 작동하는 구동 회로용 TFT가 구비된다.

이에, 종래의 TFT 제조 방법을 살펴보면, 종래에는 유리 기판 상에 버퍼막을 형성한 후, 버퍼막 위에 폴리실리콘막을 형성하고, 이 막을 패터닝하여 NMOS용 반도체층과 PMOS용 반도체층 및 스토리지 커패시터용 하부 전극을 형성한다.

계속하여, 상기 반도체층들과 하부 전극 및 버퍼막을 덮도록 기판 전면에 제1 절연막을 형성하며, 제1 게이트 절연막 위에 감광 마스크를 형성한 후, N⁺ 이온 주입 공정을 실시하여 NMOS 반도체층에 소오스 영역 및 드레인 영역을 형성한다.

이어서, 감광 마스크를 제거하고, 제1 절연막 위에 제2 절연막을 형성한다.

이와 같이 게이트 절연막을 제1 및 제2 절연막의 이중 구조로 형성하는 이유는 상기한 트랜지스터의 절연 내압 특성이나 누설 전류 등에 의한 소자 특성의 열화를 방지하기 위해 상기 게이트 절연막을 일정 두께 이상으로 형성해야 함과 아울러, N-웰(N-well) 형성을 위한 N⁺ 도핑 마진을 확보하기 위한 위함이다.

이후, 제2 게이트 절연막 위에 NMOS용 게이트 전극과 PMOS용 게이트 전극 및 스토리지 커패시터용 상부 전극을 형성한 후, P⁺ 이온 주입 공정을 실시하여 NMOS용 반도체층에 엘디디(LDD: Lightly Doped Drain) 영역을 형성함과 아울러, PMOS용 반도체층에 소오스 영역 및 드레인 영역을 형성한다.

그리고, 층간 절연막 및 비아홀을 순차적으로 형성한 다음, 상기 소오스 및 드레인 영역과 전기적으로 연결되는 소오스 및 드레인 전극을 형성한다.

그런데, 상기한 종래의 TFT는 위에서 설명한 바와 같이 제1 절연막을 형성한 후 감광 마스크를 이용하여 N⁺ 이온 주입 공정을 실시하고 있으므로, 감광 마스크의 제거 공정이 양호하게 이루어지지 않은 경우에는 제1 절연막과 제2 절연막 사이의 계면이 오염되므로, 소자의 신뢰성 확보가 어려운 문제점이 있다.

또한, 상기한 종래의 TFT는 반도체층과 동일한 층에 형성되는 스토리지 커패시터용 하부 전극 위에 제1 절연막과 제2 절연막이 모두 적층되고, 제2 절연막 위에 스토리지 커패시터용 상부 전극이 배치되도록 구성되어 있으므로, 커패시터의 정전 용량이 감소되는 문제점이 있으며, 이러한 문제점을 해결하기 위해서는 하부 전극 및 상부 전극의 면적을 증가시켜야 하므로, 유기 발광 표시장치의 개구율이 감소되는 문제점이 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 이중 게이트 절연막 사이의 계면 오염을 방지할 수 있으며, 스토리지 커패시터의 정전 용량을 증가시킬 수 있는 박막 트랜지스터 및 이의 제조 방법을 제공하는데 그 목적이 있다.

상기한 본 발명의 목적은, NMOS용 반도체층과 PMOS용 반도체층 및 스토리지 커패시터용 하부 전극의 상부에 제1 절연막 및 제2 절연막으로 이루어지는 게이트 절연막을 형성하고, N-웰 형성용 마스크 패턴을 이용하여 제2 절연막의 일부를 선택적으로 제거한 후 이온 주입 공정을 실시하는 TFT 제조 방법 및 이 방법에 의해 제조된 TFT에 의해 달성할 수 있다.

이러한 구성의 TFT는 제1 절연막과 제2 절연막을 모두 형성한 후에 N-웰 형성용 마스크 패턴을 형성함으로써, 제1 및 제2 절연막의 계면이 오염되는 것을 방지할 수 있다.

그리고, 스토리지 커패시터용 하부 전극과 상부 전극 사이에 제1 절연막만 배치함으로써 정전 용량을 증가시킬 수 있다. 따라서, 향후 양면 발광형 유기 발광 표시장치의 제작시에 개구율을 유리하게 확보할 수 있다.

본 발명을 실시함에 있어서, 상기 반도체층들은 저온 폴리실리콘으로 구성할 수 있으며, 반도체층들 및 하부 전극과 기판 사이에 버퍼막을 더욱 형성할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예를 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도 1 내지 도 4는 본 발명의 실시예에 따른 TFT 제조 방법을 나타내는 공정 단면도를 도시한 것으로, 이하의 실시예를 설명함에 있어서, 층, 막 등의 부분이 다른 부분의 "상부"에 형성된다고 할 때, 이는 다른 부분의 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.

이를 참조로 하여 본 발명을 설명하면, 먼저, 도 1에 도시한 바와 같이, 기판(10)의 상부에 버퍼막(20)을 형성한다.

상기 버퍼막(20)은 실리콘 나이트라이드(SiN)막의 단일막 또는 실리콘옥사이드(SiO₂)막/SiN막의 이중막으로 형성할 수 있다.

그리고, 버퍼막(20)의 상부에는 저온 폴리실리콘(Low Temperature Polycrystalline Silicon: 이하, 'LTPS'라 한다)으로 이루어진 NMOS용 반도체층(30)과 PMOS용 반도체층(40)을 형성한다. 물론, 상기 반도체층(30,40)을 형성할 때 스토리지 커패시터용 하부 전극(50)도 동시에 형성할 수 있다.

이하의 실시예에서는 상기 하부 전극(50)을 반도체층(30,40)과 동시에 형성하는 것을 예로 들어 설명하지만, 상기 하부 전극(50)을 이후 설명하는 이중 게이트 절연막의 상부에 형성하는 것도 가능하다.

상기 반도체층(30,40)은 버퍼막(20)의 상부에 a-Si막을 증착하고, 기판(10)을 약 250℃ 정도로 가열하면서 a-Si막에 엑시머 레이저(excimer laser)를 조사하여 a-Si막을 결정화시켜 폴리실리콘막을 형성한 다음, 폴리실리콘막을 패터닝하는 것에 따라 제조할 수 있다.

상기 반도체층(30,40)의 제조 공정에 있어서, 상기 버퍼막(20)은 a-Si막에 레이저를 조사할 때 그 열에 의해 기판(10)의 표면에 존재하는 알칼리계 금속 불순물들이 국부적으로 용출되어 a-Si막으로 확산하는 것을 방지하는 작용을 한다.

이와 같이 형성된 반도체층(30,40)은 a-Si막으로 이루어지는 경우에 비해 전자(electron)나 정공(hole)의 이동도가 높은 장점이 있다.

상기와 같이 반도체층(30,40) 및 하부 전극(50)을 형성한 후, 기판(10)의 전면에 제1 절연막(60a) 및 제2 절연막(60b)을 순차적으로 적층하여 이중 게이트 절연막(60)을 형성한다.

이때, 상기 제1 절연막(60a)은 대략 800Å 정도의 두께를 갖는 SiO₂막으로 구성할 수 있으며, 제2 절연막(60b)은 대략 400Å 정도의 두께를 갖는 SiNx막으로 구성할 수 있다.

상기와 같이 이중 게이트 절연막(60)을 형성한 후에는 도 2에 도시한 바와 같이, N-웰 형성용 마스크 패턴(P1)을 형성한다.

상기 마스크 패턴(P1)은 제2 절연막(60b)의 전면에 감광막을 형성한 후, 이 막을 특정 패턴으로 노광 및 현상하여 형성할 수 있다.

이때, 상기 마스크 패턴(P1)은 NMOS용 반도체층(30)의 일부 영역, 예컨대 소오스/드레인 영역 상부의 제2 절연막(60b)과 스토리지 커패시터용 하부 전극(50) 상부의 제2 절연막(60b)을 노출시키는 형태로 형성한다.

이후, 상기 마스크 패턴(P1)을 이용한 건식 식각 공정을 실시하여 노출된 제2 절연막(60b)을 선택적으로 제거한다.

이어서, N⁺ 이온 주입 공정을 실시하여 NMOS용 반도체층(30)에 소오스/드레인 영역(32,34)을 형성한다. 이때, 상기 하부 전극(50)에도 N⁺ 이온이 주입되는데, 이는 하부 전극(50)의 저항을 감소시키기 위한 것이다.

이와 같이 N⁺ 이온 주입 공정을 완료한 후에는 마스크 패턴(P1)을 제거한다.

이러한 구성에 의하면, N웰 형성용 마스크 패턴(P1)을 제2 절연막(60b)의 상부에 형성함으로써, 제1 절연막(60a)과 제2 절연막(60b)의 계면이 오염되는 것을 방지할 수 있다.

계속하여, 도 3에 도시한 바와 같이 제2 절연막(60b)의 상부에 NMOS용 게이트 전극(70)과 PMOS용 게이트 전극(80)을 형성하고, 동시에 제1 절연막(60a)의 상부에 스토리지 커패시터용 상부 전극(90)을 형성한다.

이어서, 이온 주입 공정을 실시하여 NMOS용 반도체층(30)에 LDD(36)를 형성 한다.

이후, 도 4에 도시한 바와 같이 P웰 형성용 마스크 패턴(P2)을 형성한 후, P⁺ 이온 주입 공정을 실시하여 PMOS용 반도체층(40)에 소오스/드레인 영역(42,44)을 형성한다.

그리고, 도시하지는 않았지만 상기한 공정을 완료한 후에는 층간 절연막을 형성한 후, 이 막의 상부에 소오스/드레인 전극을 형성하여 TFT 제조를 완료하고, 상기 구조물의 상부에 평탄화막을 적층한 후, 정공 주입 전극과 발광층 및 전자 주입 전극을 적층하여 유기 발광 소자를 형성함으로써 유기 발광 표시장치를 제조할 수 있다.

상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.

예를 들어, 상기 실시예에서는 구동 소자로 TFT를 사용하고 발광부가 유기 발광층을 포함하는 유기 발광 표시장치에 대해서만 설명하였지만, TFT를 구동 소자로 사용하는 액정 표시장치 등의 평판 표시 장치에도 적용하여 실시할 수 있다.

이상에서 설명한 바와 같이, 본 발명은 제1 절연막과 제2 절연막을 모두 형성한 후에 N-웰 형성용 마스크 패턴을 형성함으로써, 제1 및 제2 절연막의 계면이 오염되는 것을 방지할 수 있다.

그리고, 스토리지 커패시터용 하부 전극과 상부 전극 사이의 제2 절연막은 제거함으로써, 스토리지 커패시터의 정전 용량을 증가시킬 수 있다.

따라서, 향후 양면 발광형 유기 발광 표시장치의 제작시에 개구율을 유리하게 확보할 수 있는 효과가 있다.

Claims (8)

1. 기판의 상부에 형성되는 NMOS용 반도체층과 PMOS용 반도체층;

   상기 반도체층들 및 기판의 상부에 형성되는 제1 절연막 및 상기 반도체층들 위의 제1 절연막 상부에 형성되는 제2 절연막을 포함하는 이중 게이트 절연막; 및

   상기 제2 절연막의 상부에 형성되는 NMOS용 게이트 전극 및 PMOS용 게이트 전극

   을 포함하는 박막 트랜지스터.
2. 제 1항에 있어서,

   상기 기판의 상부에는 상기 반도체층들과 함께 스토리지 커패시터용 하부 전극이 형성되고, 이 전극의 상부에는 제1 절연막이 형성되며, 상기 하부 전극 영역의 제1 절연막 상부에는 스토리지 커패시터용 상부 전극이 형성되는 박막 트랜지스터.
3. 제 1항 또는 제 2항에 있어서,

   상기 반도체층들은 LTPS로 이루어지는 박막 트랜지스터.
4. 제 3항에 있어서,

   상기 반도체층들과 스토리지 커패시터용 하부 전극은 기판에 제공된 버퍼막 의 상부에 형성되는 박막 트랜지스터.
5. NMOS용 반도체층과 PMOS용 반도체층을 기판의 상부에 형성하는 단계;

   상기 반도체층들의 상부에 제1 절연막 및 제2 절연막을 순차적으로 적층하여 이중 게이트 절연막을 형성하는 단계;

   N-웰 형성을 위한 마스크 패턴을 형성하는 단계;

   상기 마스크 패턴을 이용한 식각 공정을 실시하여 NMOS용 반도체층의 소오스/드레인 영역 상부의 제2 절연막을 제거하는 단계;

   N⁺ 이온 주입 공정을 실시하여 NMOS용 반도체층에 소오스/드레인 영역을 형성하는 단계;

   마스크 패턴을 제거하는 단계;

   NMOS용 게이트 전극과 PMOS용 게이트 전극을 제2 절연막의 상부에 형성하는 단계;

   이온 주입 공정을 실시하여 NMOS용 반도체층에 엘디디를 형성하는 단계;

   P-웰 형성을 위한 마스크 패턴을 형성하는 단계; 및

   P⁺ 이온 주입 공정을 실시하여 PMOS용 반도체층에 소오스/드레인 영역을 형성하는 단계

   를 포함하는 박막 트랜지스터의 제조 방법.
6. 제 5항에 있어서,

   상기 NMOS용 반도체층과 PMOS용 반도체층을 기판의 상부에 형성하는 단계에서는 스토리지 커패시터용 하부 전극도 동시에 형성하는 박막 트랜지스터의 제조 방법.
7. 제 6항에 있어서,

   상기 N-웰 형성을 위한 마스크 패턴을 이용하여 식각 공정을 실시하는 단계에서는 상기 스토리지 커패시터용 하부 전극 상부의 제2 절연막도 동시에 제거하고, 상기 NMOS용 반도체층에 소오스/드레인 영역을 형성하는 단계에서는 N⁺ 이온을 하부 전극에도 주입하며, 상기 게이트 전극들을 형성하는 단계에서는 스토리지 커패시터용 상부 전극도 동시에 형성하는 박막 트랜지스터의 제조 방법.
8. 제 7항에 있어서,

   상기 반도체층들 및 하부 전극을 형성하기 이전에 상기 기판 위에 버퍼막을 형성하는 단계를 더욱 포함하는 박막 트랜지스터의 제조 방법.

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