KR20060052311A - 반도체 집적장치, 그 설계방법, 설계장치, 프로그램이저장되는 기록매체, 제조방법 및 제조장치 - Google Patents

반도체 집적장치, 그 설계방법, 설계장치, 프로그램이저장되는 기록매체, 제조방법 및 제조장치 Download PDF

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엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

(과제) 제조 공정에서의 차지업에 의한 게이트 산화막의 파괴, 열화를 방지하는 반도체 집적회로를 제공한다.
(해결수단) 반도체 집적회로는, 트랜지스터의 확산층 (11) 과 절연되어 형성되는 게이트 (12) 와, 게이트 (12) 에 접속되는 배선 (13, 14) 과, 배선 (13) 에 평행하게 인접하는 배선 (15) 과, 배선 (15) 에 접속되는 배선 (16) 을 구비한다. 게이트 (12) 의 게이트 면적을 G_Area, 게이트 용량을 G_Cap 로 한다. 또한, 배선 (13, 14, 15, 16) 의 각각의 면적을 MG1_Area, MG2_Area, M1_Area, M2_Area 로 하고, 배선 (13) 과 배선 (15) 사이의 기생 용량을 M1_Cap로 한다. 면적으로부터 산출되는 안테나비 (R1) 는, R1={(MG1_Area+MG2_Area)+α(M1_Area+M2_Area)}G_Area 이다. α 는 G_Cap 과 M1_Cap 의 함수로 결정되는 파라미터이다. 이 때, R1<L1 (게이트 산화막의 데미지가 되는 규정치) 을 만족하도록 배선을 레이아웃한다.
반도체 집적 장치, 안테나 효과, 안테나비, 배선 레이아웃, 기생용량

Description

반도체 집적장치, 그 설계방법, 설계장치, 프로그램이 저장되는 기록매체, 제조방법 및 제조장치{SEMICONDUCTOR INTEGRATED DEVICE, DESIGNING METHOD AND DEVICE THE SAME, STORAGE MEDIUM OF PROGRAM AND MANUFACTURING METHOD AND DEVICE OF THE SEMICONDUCTOR INTEGRATED DEVICE}
도 1 은 본 발명의 제 1 실시예에 관한 반도체 집적회로의 레이아웃을 나타낸 도면.
도 2 는 본 발명의 제 2 실시예에 관한 반도체 집적회로의 레이아웃을 나타낸 도면.
도 3 은 본 발명의 제 3 실시예에 관한 반도체 집적회로의 레이아웃을 나타낸 도면.
도 4 는 본 발명의 실시예에 관한 반도체 집적회로의 설계장치의 구성을 나타낸 블록도.
도 5 는 본 발명의 실시예에 관한 반도체 집적회로의 설계방법을 나타낸 흐름도.
도 6 은 본 발명의 실시예에 관한 반도체 집적회로의 배선을 레이아웃하는 프로그램의 구성을 나타낸 블록도.
도 7 은 본 발명의 실시예에 관한 반도체 집적회로의 제조장치의 구성을 나 타낸 블록도.
도 8 은 본 발명의 실시예에 관한 반도체 집적회로의 제조방법을 나타낸 흐름도.
도 9 는 종래의 반도체 집적회로의 배선에 있어서의 레이아웃을 설명하는 도면.
※ 도면의 주요 부호에 대한 설명
11 : 확산층
12 : 게이트
13, 14, 15, 16, 17, 18, 19, 20, 21 : 배선
31 : 회로 데이터 축적부
32 : 레이아웃 실행부
33 : 배선 체크부
34 : 레이아웃 데이터 축적부
41 : 회로 데이터 저장 수단
42 : 레이아웃 수단
43 : 레이아웃 데이터 저장 수단
44 : 배선 정보 추출 수단
45 : 전극 배선 정보 저장 수단
46 : 평행 배선 정보 추출 수단
47 : 평행 배선 정보 저장 수단
48 : 면적·용량 추출 수단
49 : 면적·용량 저장 수단
50 : 안테나비 조건 저장 수단
51 : 안테나비 체크 수단
52 : 레이아웃 수정 수단
61 : 레이아웃 데이터 축적부
62 : 배선 체크부
63 : 제조 조건 데이터 축적부
64 : 제조 조건 비교부
65 : 반도체 회로 제조부
[특허문헌 1] 일본 공개특허공보 평11-297836호
[특허문헌 2] 일본 공개특허공보 2001-257265호
[특허문헌 3] 일본 공개특허공보 2004-158484호
[특허문헌 4] 일본 공개특허공보 평11-186394호
본 발명은 반도체 집적장치, 그 설계방법, 설계장치, 프로그램, 제조방법 및 제조장치에 관한 것으로, 특히 제조 공정에서의 차지업에 의한 게이트 산화막의 파 괴, 열화를 방지하는 반도체 집적장치, 그 설계방법, 설계장치, 프로그램, 제조방법 및 제조장치에 관한 것이다.
반도체 집적회로의 제조 공정에서, 플라즈마 또는 이온 빔의 기술이 사용되고 있다. 이러한 공정에서는, 반도체 집적회로의 배선이 게이트 전극에 접속된 확산층으로 이어지지 않은 배선인 경우에, 전하가 배선에 축적되어 일정량을 초과하면, 게이트 산화막의 파괴, 열화를 초래하거나, 트랜지스터의 성능열화를 야기하기도 한다. 이러한 현상은 안테나 효과라고 불리고 있다.
안테나 효과에 따른 차지업에 의한 게이트 산화막으로의 데미지를 방지하기 위해, 반도체 집적회로의 설계시에, 게이트의 면적 또는 용량에 따라, 게이트에 직접 접속되는 배선에 대하여, 면적 또는 면적으로 환산되는 주위 길이를 제한하여 차지업 대책을 세우는 것이 일반적으로 행해지고 있다.
도 9 는 종래의 반도체 집적회로의 배선에 있어서의 레이아웃을 설명하는 도면이다. 도 9 에 있어서 트랜지스터의 확산층 (101) 에 대하여, 게이트 (102) 가 배치되고, 이 게이트 (102) 의 게이트 면적을 G_Area 로 한다. 그리고, 게이트 (102) 에 직접 배선되는 배선 (103) 의 면적을 MG1_Area, 또한 게이트 (102) 에 직접 배선되는 배선으로서 타층의 배선 (104) 의 면적을 MG2_Area 로 한다. 이 때, (MG1_Area+MG2_Area)/G_Area 를 안테나비라고 한다. 또, 안테나비는, 면적 대신에 각각의 주위 길이의 비이어도 된다. 반도체 집적회로를 설계할 때에, 게이트 (102) 에 직접 배선되는 배선 (103, 104) 을, 안테나비가 소정의 값 L 보다 작아지도록 배치한다.
배선 배치에 있어서의 구체적인 예로서는, 안테나비가 소정의 값을 초과하는 경우에, 배선 중에 리피터 셀 또는 다이오드 셀을 삽입하는 것이 행해지고 있다 (예를 들어 특허문헌 1 참조). 또한, 소정의 값을 초과하는 경우에, 배선의 일부를 다른 배선층, 예를 들어 최상위 배선층으로 배선하는 방법도 알려져 있다 (예를 들어 특허문헌 1, 2, 4 참조). 또한, 안테나비를 근거로 게이트 면적이 소정 이상이 되도록 트랜지스터의 사이즈를 조정하거나, 또는 새로운 트랜지스터를 추가한 셀을 사용하는 방법도 있다 (예를 들어 특허문헌 3 참조).
그러나, 반도체 프로세스가 보다 미세화되면, 배선의 기생 용량의 영향이 증대되어, 안테나 효과에 대하여 충분히 안정된 반도체 집적회로가 얻어지기 어려워진다. 이 때문에, 종래의 안테나비에 대하여, 어느 정도 여유를 갖는 설계를 할 필요가 생기므로, 게이트에 직접 접속되는 배선에 대하여, 면적을 필요 이상으로 제한하게 된다. 즉, 배선 중에 리피터 셀 또는 다이오드 셀의 삽입, 최상위 배선층에서의 배선, 게이트 면적이 소정 이상으로 되도록 트랜지스터의 사이즈를 조정, 새로운 트랜지스터를 추가한 셀의 사용 등을 많이 이용하는 결과를 낳아, 칩 사이즈를 충분히 작게 할 수 없는 경우가 증가하고 있다.
본 발명자는 반도체 프로세스의 미세화에 따라, 종래의 게이트에 직접 접속되는 배선만을 제약하는 것으로는 해결할 수 없는 차지업의 문제가 있는 것을 알아내었다. 그리고, 게이트에 직접 접속되어 있는 배선에 인접하는 배선 등의 선 간 용량을 통한 차지업의 영향도 고려하여 반도체 집적장치를 설계·제조해야 된다는 지견을 얻어 본 발명에 도달하였다.
본 발명의 일 양태에 관한 설계방법은, 설계장치에 의해서 반도체 집적장치의 배선 레이아웃을 설계하는 방법이다. 이 방법은, 확산층과 절연되어 형성되는 전극을 갖는 소자의 전극에 접속되는 제 1 배선의 면적과, 제 k (k 는 1 이상의 정수) 의 배선에 평행하게 인접하는 제 k+1 배선의 면적에 소정의 계수 ak 를 곱한 값의 k=1 부터 n (n 은 1 이상의 정수) 에 관한 총합과의 합에 대한 전극 면적의 면적비가, 전극의 절연막에 차지업 데미지를 주는 소정의 값 이하가 되도록 제 1∼제 n+1 의 배선을 레이아웃한다.
본 발명의 일 양태에 관한 제조방법은, 제조장치에 의해서 반도체 집적장치를 제조하는 방법이다. 이 방법은, 확산층과 절연되어 형성되는 전극을 갖는 소자의 전극에 접속되는 제 1 배선의 면적과, 제 k (k 는 1 이상의 정수) 의 배선에 평행하게 인접하는 제 k+1 배선의 면적에 소정의 계수 ak 를 곱한 값의 k=1 부터 n (n 은 1 이상의 정수) 에 관한 총합과의 합에 대한 전극 면적의 면적비가, 제조장치의 제조 조건으로부터 정해지는 안테나비보다 작아지도록 반도체 집적장치를 제조한다.
본 발명의 일 양태에 관한 반도체 집적장치는, 확산층과 절연되어 형성되는 전극을 갖는 소자와, 전극에 접속되는 제 1 배선과, 제 k (k 는 1 이상의 정수) 의 배선에 평행하게 인접하는 제 k+1 배선을 구비한다. 제 1 배선의 면적과, 제 2 ∼제 k+1 각각의 배선의 면적에 각각 소정의 계수 ak 를 곱한 값의 k=1 부터 n (n 은 1 이상의 정수) 에 관한 총합과의 합에 대한 전극 면적의 면적비가, 전극의 절연막에 차지업 데미지를 주는 소정의 값 이하가 되도록 제 1∼제 k+1 배선이 배치된다.
본 발명의 일 양태에 관한 설계장치는, 설계대상이 되는 반도체 집적장치의 회로 데이터를 축적해 두는 회로 데이터 축적부와, 회로 데이터 축적부에 축적되어 있는 회로 데이터를 읽어내어 회로의 배치 배선을 실행하고, 배치 배선의 결과를 레이아웃 데이터로서 배선 체크부에 전달함과 함께, 배선 체크부에서의 체크가 종료된 레이아웃 데이터에 관해서, 안테나 조건을 만족시키지 않은 경우에는, 다시 배선조건을 바꿔 회로의 배치 배선을 실행하고, 안테나 조건을 만족한 경우에는, 레이아웃 데이터를 레이아웃 데이터 축적부에 축적하는 레이아웃 실행부와, 반도체 집적장치 중의 소자의 확산층과 절연되어 형성되는 전극에 접속되는 제 1 배선의 면적과, 제 k (k 는 1 이상의 정수) 의 배선에 평행하게 인접하는 제 k+1 배선의 면적에 소정의 계수 ak 를 곱한 값의 k=1 부터 n (n 은 1 이상의 정수) 에 관한 총합과의 합에 대한 전극 면적의 면적비가, 전극의 절연막에 차지업 데미지를 주는 소정의 값 이하인지를 체크하고, 체크 결과를 레이아웃 실행부에 통지하는 배선 체크부와, 안테나 조건을 만족한 레이아웃 데이터를 축적하는 레이아웃 데이터 축적부를 구비한다.
본 발명의 일 양태에 관한 제조장치는, 제조 대상이 되는 반도체 집적장치의 레이아웃 데이터를 축적해 두는 레이아웃 데이터 축적부와, 레이아웃 데이터를 기초로, 반도체 집적장치 중의 소자의 확산층과 절연되어 형성되는 전극에 접속되는 제 1 배선의 면적과, 제 k (k 는 1 이상의 정수) 의 배선에 평행하게 인접하는 제 k+1 배선의 면적에 소정의 계수 ak 를 곱한 값의 k=1 부터 n (n 은 1 이상의 정수) 에 관한 총합과의 합에 대한 전극 면적의 면적비가, 전극의 절연막에 차지업 데미지를 주는 소정의 값 이하인지를 체크하고, 체크 결과의 정보를 제조 조건 비교부에 전달하는 배선 체크부와, 제조에 있어서의 제조 조건을 축적해 두는 제조 조건 데이터 축적부와, 배선 체크부에서 구한 안테나비와 제조 조건 데이터 축적부에 축적되어 있는 안테나비를 비교하여, 비교 결과, 배선 체크부에서 구한 안테나비가 제조 조건 데이터 축적부에 축적되어 있는 안테나비를 만족하는 경우, 미리 정한 제조 조건에 의해서 반도체 집적장치를 제조하도록 반도체 집적장치 제조부에 통지하고, 만족하지 않은 경우, 제조 조건을 조정하도록 반도체 집적장치 제조부에 통지하는 제조 조건 비교부와, 미리 정한 제조 조건 또는 조정된 제조 조건에 따라서 반도체 집적장치를 제조하는 반도체 집적장치 제조부를 구비한다.
본 발명의 일 양태에 관한 프로그램은, 제 1∼제 n+1 (n 은 1 이상의 정수) 의 배선의 레이아웃을 하기 위한 컴퓨터·프로그램이다. 이 프로그램은, 설계대상이 되는 반도체 집적장치의 회로 데이터에 대하여 레이아웃을 하고, 레이아웃 결과를 레이아웃 데이터로서 레이아웃 데이터 저장 수단에 저장하는 레이아웃 수단, 레이아웃 데이터 저장 수단에 저장되어 있는 레이아웃 데이터로부터, 확산층과 절연되어 형성되는 전극을 갖는 소자의 전극 정보와, 전극에 접속되는 제 1 배선의 배선 정보를 추출하여 전극 배선 정보 저장 수단에 저장하는 배선 정보 추출 수단, 레이아웃 데이터 저장 수단에 저장되어 있는 레이아웃 데이터와 전극 배선 정보 저장 수단에 저장되어 있는 제 1 배선의 배선 정보로부터, 제 k (k 는 1∼n 의 정수) 의 배선에 평행하게 인접하는 제 k+1 배선을 추출하고, 평행 배선 정보 저장 수단에 저장하는 평행 배선 정보 추출 수단, 레이아웃 데이터 저장 수단에 저장되어 있는 레이아웃 데이터로부터, 전극 배선 정보 저장 수단과 평행 배선 정보 저장 수단에 저장되어 있는 제 1∼제 k+1 배선의 면적과, 제 k 와 제 k+1 배선 간의 기생 용량과, 전극의 용량과, 전극 면적을 추출하여, 면적·용량 저장 수단에 저장하는 면적·용량 추출 수단, 면적·용량 저장 수단에 저장되어 있는 제 1 배선의 면적과, 제 k+1 배선의 면적에 소정의 계수 ak 를 곱한 값의 k=1 부터 n 에 관한 총합과의 합에 대한 전극 면적의 면적비를 산출하고, 면적비를 안테나비 조건 저장 수단에 저장되어 있는 소정의 값과 비교하는 안테나비 체크 수단, 안테나비 체크 수단에 있어서의 비교 결과, 면적비가 소정의 값보다 큰 경우에는 제 1∼제 n+1 배선의 적어도 1개의 배선의 레이아웃을 변경하는 레이아웃 수정 수단으로서 컴퓨터를 기능시킨다.
<발명을 실시하기 위한 최선의 형태>
본 발명의 실시형태에 관한 반도체 집적장치는, 반도체 집적장치 중의 게이트에 접속되어 있는 배선에 평행하게 인접하는 배선 등의 선간 용량을 통한 차지업 에 의한 영향도 고려하여 설계·제조된 회로이다. 보다 구체적으로는, 반도체 집적장치는, 트랜지스터의 확산층 (도 1 의 11) 과 절연되어 형성되는 게이트 (도 1 의 12) 와, 게이트 (도 1 의 12) 에 접속되는 제 1 배선 (도 1 의 13, 14) 과, 제 1 배선에 평행하게 인접하는 제 2 배선 (도 1 의 15, 16) 을 구비한다. 그리고, 제 1 배선의 면적과 제 2 배선의 면적에 소정의 계수를 곱한 값의 합에 대한 게이트의 게이트 면적의 비 (안테나비) 가, 게이트의 게이트 산화막에 차지업 데미지를 주는 소정의 값 이하가 되도록 제 1 및 제 2 배선을 배치하도록 설계된다. 여기서 소정의 계수는, 제 1 배선과 제 2 배선 사이의 선간 용량 (기생 용량) 에 의해 구해지는 계수이다. 또한, 반도체 집적장치는, 안테나비가 반도체 집적장치의 제조장치에 있어서의 안테나 조건을 만족하도록 제조된다.
이렇게 하여 설계·제조된 반도체 집적장치는, 적절한 안테나 효과 대책이 마련된 배선을 가지므로, 소자 열화가 없어진다.
또, 이상의 설명에 있어서, 안테나비는 면적비로부터 구하였다. 여기서 면적이란, 배선 및 게이트 전극의 표면 (평면) 의 면적 또는 측면의 면적의 적어도 일방을 포함하는 것이다. 안테나 효과에 의한 데미지는, 제조 조건에 의해 배선 평면의 면적이 아니라, 측면의 면적이 주체적으로 되는 경우도 있다. 또한, 배선 평면의 면적, 측면의 면적 양쪽이 주체적으로 되는 경우도 있다. 배선의 측면의 면적이 주체적으로 되는 경우는, 배선의 측면의 면적으로부터 안테나비를 구해도 된다. 또한, 평면의 면적과 측면의 면적을 소정의 비율로 가산한 값으로부터 안테나비를 구하는 경우도 포함된다. 또, 배선막 두께가 일정하면 면적 을 배선의 주위 길이로부터 환산할 수도 있다.
그런데, 안테나 효과는, 트랜지스터에 한정하지 않고, 용량소자에도 발생한다. 본 발명을 용량소자, 예를 들어, 폴리규소·폴리규소간 또는 폴리규소·메탈간의 용량소자 등의 전극에 접속되는 배선에 적용가능한 것은 말할 필요도 없다.
또한, 제 1 및 제 2 배선에 있어서 적어도 일방이 분할되어 타층에 걸쳐 배선되어도 된다. 또한, 제 1 또는 제 2 배선에 평행하게 인접하는 복수의 배선, 그리고 이 복수의 배선 중 어느 하나에 평행하게 인접하는 복수의 배선 등이 있는 경우에, 이들 복수의 배선의 영향을 고려한 안테나비를 구하도록 해도 된다. 이하에, 구체적인 예에 관하여, 실시예에 의거하여 보다 상세히 설명한다.
(실시예 1)
도 1 은 본 발명의 제 1 실시예에 관한 반도체 집적회로의 레이아웃을 나타낸 도면이다. 도 1 에 있어서, 트랜지스터의 확산층 (11) 에 대하여, 절연되어 게이트 (12) 가 배치된다. 게이트 (12) 에는, 배선 (13) 이 직접 배선되고, 또한 타층에서 배선 (13) 에 접속되는 배선 (14) 이 배선된다. 또한, 배선 (15) 은, 배선 (13) 에 대하여, 간격 d 를 갖고 평행하게 배선되고, 또한 타층에서 배선 (15) 에 접속되는 배선 (16) 이 배선된다.
여기서, 게이트 (12) 의 게이트 면적을 G_Area, 게이트 용량을 G_Cap, 게이트 배선의 주위 길이를 G_Length 로 한다. 또한, 배선 (13) 의 면적을 MG1_Area, 배선 주위 길이를 MG1_Length 로 한다. 배선 (14) 의 면적을 MG2_Area, 배선 주위 길이를 MG2_Length 로 한다. 배선 (15) 의 면적을 M1_Area, 배선 주위 길이를 M1_Length 로 한다. 배선 (16) 의 면적을 M 2_Area, 배선 주위 길이를 M2_Length 로 한다. 또한, 배선 (13) 과 배선 (15) 사이의 기생 용량을 M1_Cap 로 한다.
용량 및 면적으로부터 산출되는 안테나비 (R1) 는, R1=A11_Metal_Area/G_Area 가 된다. 다만, A11_Metal_Area=(MG1_Area+MG2_Area)+α(M1_Area+M2_Area) 이고, α 는 G_Cap 과 M1_Cap 의 함수 f 로 결정되는 파라미터α=f(G_Cap, M1_Cap) 이다. 이 때, R1<L1 (게이트 산화막의 데미지가 되는 규정치) 을 만족하도록 배선을 레이아웃한다.
또한, 배선막두께가 일정하면 배선 주위 길이로부터 안테나비를 구할 수도 있다. 용량 및 배선 주위 길이로부터 산출되는 안테나비 (R2) 는, R 2=A11_Metal_Length/G_Length 가 된다. 다만, A11_Metal_Length=(MG1_Length+MG2_Length)+α(M1_Length+ M2_Length) 이다. 이 때, R2<L2 (게이트 산화막의 데미지가 되는 규정치) 를 만족하도록 배선을 레이아웃한다.
레이아웃에 의해서 게이트 산화막의 데미지가 되는 규정치를 만족하지 않은 경우에는, 배선의 레이아웃을 변경한다. 예를 들어, 게이트에 직접 이어지는 배선과 인접 배선과의 배선간격 d 를 확대한다. 이에 의해 기생 용량 M1_Cap 이 작아져, 안테나비가 작아진다. 또는, 배선 (15) 의 배선폭을 작게 한다. 이에 의해 배선 (15) 의 면적 M1_Area 가 작아져, 안테나비가 작아진다. 또는 배선 루트를 변경하는 것도 유효하다. 또한, 종래의 기술에서 설명한 바와 같은 리피터 셀 또는 다이오드 셀을 삽입하거나 한다.
이상과 같이 하여 설계된 레이아웃을 구비하는 반도체 집적회로는, 게이트 (12) 에 직접 접속되어 있는 배선 (13) 에 평행하게 인접하는 배선 (15) 의 차지업에 의한 영향도 고려하여 설계·제조된다. 따라서, 반도체 프로세스의 미세화에서도, 적절한 안테나 효과 대책이 마련된 배선을 가져, 소자 열화가 없어진다.
(실시예 2)
도 2 는 본 발명의 제 2 실시예에 관한 반도체 집적회로의 레이아웃을 나타낸 도면이다. 도 2 에 있어서, 도 1 과 동일한 부호는, 동일물 또는 상당물을 나타낸다. 도 2 에 나타낸 레이아웃은, 도 1 의 레이아웃에 대하여 배선 (17) 이 추가되어 있는 점이 다르다. 배선 (17) 은, 타층에 있어서 배선 (16) 에 대하여 평행하게 배선되고, 배선 (17) 의 면적을 M22_Area 로 한다. 또한, 배선 (16) 과 배선 (17) 사이의 기생 용량을 M22_Cap 으로 한다.
이상과 같은 구성에 있어서, 용량 및 면적으로부터 산출되는 안테나비 (R3) 는, R3=A11_Metal_Area/G_Area 가 된다. 다만, A11_Metal_Area=(MG1_Area+MG2_Area)+α(M1_Area+M2_Area)+β(M22_Area) 이고, α 는 G_Cap 과 M1_Cap 의 함수 f1 로 결정되는 파라미터 α=f1(G_Cap, M1_Cap), β 는 G_Cap, M1_Cap, M22_Cap 의 함수 f2 로 결정되는 파라미터 β=f2(G_Cap, M1_Cap, M22_Cap) 이다. 이 때, R3<L1 (게이트 산화막의 데미지가 되는 규정치) 을 만족하도록 배선을 레이아웃한다.
또한, 용량과 배선 주위 길이로부터 산출되는 안테나비에 관해서는, 배선 (17) 을 고려하여 실시예 1 과 동일하게 생각한다. 또한, 게이트 산화막의 데미지가 되는 규정치를 만족하지 않은 경우의 배선의 레이아웃 변경에 관해서도, 실시예 1 과 동일하게 실시한다.
이상과 같이 하여 설계된 레이아웃을 구비하는 반도체 집적회로는, 게이트 (12) 에 직접 접속되어 있는 배선 (13) 에 인접하여 평행한 배선 (15) 과, 또한 배선 (15) 에 접속되는 배선 (16) 에 인접하여 평행한 배선 (17) 의 차지업에 의한 영향도 고려하여 설계·제조되고, 실시예 1 과 동일하게 소자 열화가 없는 반도체 집적회로가 얻어진다.
(실시예 3)
도 3 은 본 발명의 제 3 실시예에 관한 반도체 집적회로의 레이아웃을 나타낸 도면이다. 도 3 에 있어서, 도 2 와 동일한 부호는, 동일물 또는 상당물을 나타낸다. 도 3 에 나타낸 레이아웃은, 도 2 의 레이아웃에 대하여 배선 (18, 19, 20, 21) 이 추가되어 있는 점이 다르다.
배선 (18) 은, 타층에 있어서 배선 (14) 에 대하여 인접하여 평행하게 배선되고, 배선 (18) 의 면적을 MG22_Area 로 한다. 배선 (14) 과 배선 (18) 사이의 기생 용량을 MG22_Cap 로 한다. 배선 (19) 은, 배선 (15) 에 대하여 인접하여 평행하게 배선되고, 배선 (19) 의 면적을 M3_Area 로 한다. 배선 (15) 과 배선 (19) 사이의 기생 용량을 M3_Cap 로 한다. 배선 (20) 은, 타층에 있어서 배선 (19) 과 접속되어 배선되고, 배선 (20) 의 면적을 M4_Area 로 한다. 배선 (21) 은, 타층에 있어서 배선 (20) 에 대하여 인접하여 평행하게 배선되고, 배선 (21) 의 면적을 M43_Area 로 한다. 배선 (20) 과 배선 (21) 사이의 기생 용량을 M43_Cap 로 한다.
이상과 같은 구성에 있어서, 용량 및 면적으로부터 산출되는 안테나비 (R4) 는, R4=A11_Metal_Area/G_Area 가 된다. 다만, A11_Metal_Area=(MG1_Area+MG2_Area)+α(M1_Area+M2_Area)+β·MG22_Area+γ·M22_Area+δ(M3_Area+M4_Area)+ε·M43_Area 이고, α 는 G_Cap 과 M1_Cap 의 함수 f1 로 결정되는 파라미터 α=f1(G_Cap, M1_Cap), β 는 G_Cap 과 MG22_Cap 의 함수 f2 로 결정되는 파라미터 β=f2 (G_Cap, MG22_Cap), γ 는 G_Cap, M1_Cap, M22_Cap 의 함수 f3 으로 결정되는 파라미터 γ=f3 (G_Cap, M1_Cap, M22_Cap), δ 는 G_Cap, M1_Cap, M3_Cap 의 함수 f4 로 결정되는 파라미터 δ=f4 (G_Cap, M1_Cap, M3_Cap), ε은 G_Cap, M1_Cap, M3_Cap, M43_Cap 의 함수 f5 로 결정되는 파라미터 ε=f5 (G_Cap, M1_Cap, M3_Cap, M43_Cap) 이다. 이 때, R4<L1 (게이트 산화막의 데미지가 되는 규정치) 을 만족하도록 배선을 레이아웃한다.
또한, 용량과 배선 주위 길이로부터 산출되는 안테나비에 관해서는, 배선 (18, 19, 20, 21) 을 고려하여 실시예 2 와 동일하게 생각한다. 또한, 게이트 산화막의 데미지가 되는 규정치를 만족하지 않은 경우의 배선의 레이아웃 변경에 관해서도, 실시예 1 과 동일하게 실시한다.
이상과 같이 하여 설계된 레이아웃을 구비하는 반도체 집적회로는, 게이트 (12) 에 직접 접속되어 있는 배선 (13) 에 인접하여 평행한 배선 (15) 과, 또한 배 선 (17, 18, 19, 20, 21) 에 의한 차지업의 영향도 고려하여 설계·제조되고, 실시예 1 과 동일하게 소자 열화가 없는 반도체 집적회로가 얻어진다.
또한, 인접하는 배선이 더욱 증가되어도, 실시예 1∼3 을 모방해 계산식을 확장함으로써 대응할 수 있다.
(실시예 4)
다음으로, 본 발명의 실시예에 관한 반도체 집적회로의 설계장치에 관해서 설명한다. 도 4 는, 본 발명의 실시예에 관한 반도체 집적회로의 설계장치의 구성을 나타낸 블록도이다. 도 4 에 있어서, 반도체 집적회로의 설계장치는, 회로 데이터 축적부 (31), 레이아웃 실행부 (32), 배선 체크부 (33), 레이아웃 데이터 축적부 (34) 를 구비한다.
회로 데이터 축적부 (31) 는, 반도체 집적회로의 기능 등의 정보를 기초로, 도시하지 않은 시스템에 의해서 미리 배선 정보 등의 회로의 데이터를 구하여 축적해 놓는다.
레이아웃 실행부 (32) 는, 회로 데이터 축적부 (31) 에 축적되어 있는 회로의 데이터를 읽어내어, 회로의 배치 배선을 실행한다. 배치 배선의 결과는, 레이아웃 데이터로서 배선 체크부 (33) 에 전달된다. 또한, 배선 체크부 (33) 에 서의 체크가 종료된 레이아웃 데이터에 관해서, 반도체 집적회로의 제조 공정에 근거하는 안테나 조건을 만족하지 않은 경우에는, 다시 배선조건을 변경하여 회로의 배치 배선을 실행한다. 안테나 조건을 만족한 경우에는, 레이아웃 데이터를 레이아웃 데이터 축적부 (34) 에 축적한다.
배선 체크부 (33) 는, 레이아웃 데이터를 기초로 안테나 조건을 체크한다. 즉, 게이트에 직접 접속되는 배선을 추출하여, 이 배선과 인접하여 평행부분을 가지는 배선을 추출한다. 그 후에 게이트 용량 및 게이트 면적, 배선의 면적, 배선간 용량을 추출한다. 또한, 실시예 1∼3 에서 설명한 바와 같이 하여 게이트에 있어서의 안테나비를 구하여, 게이트 산화막의 데미지가 되는 규정치를 만족하는지 (위반 없음) 또는 아닌지 (위반) 를 체크한다. 체크 결과는, 레이아웃 실행부 (32) 에 통지된다.
레이아웃 데이터 축적부 (34) 는, 안테나 조건을 만족하는 레이아웃 데이터를 축적한다. 이 레이아웃 데이터는 반도체 집적회로의 제조시에 참조된다.
다음으로, 반도체 집적회로의 설계방법에 관해서 설명한다. 도 5 는 본 발명의 실시예에 관한 반도체 집적회로의 설계방법을 나타낸 흐름도이다. 설계가 스타트되면, 레이아웃 실행부 (32) 는, 단계 S11 에서, 설계대상이 되는 반도체 집적회로의 레이아웃에 필요한 회로 데이터를 회로 데이터 축적부 (31) 로부터 취득한다.
단계 S12 에서, 취득한 회로 데이터를 기초로 반도체 집적회로의 레이아웃을 한다. 이 때, 배선 체크부 (33) 에 대하여, 안테나비 위반이 있는지 여부를 체크시킨다. 안테나비 위반이 생긴 경우, 배선의 레이아웃을 변경한다. 예를 들어, 배선 간격을 확대한다. 또는 배선 루트를 변경한다. 또한, 종래의 기술에서 설명한 바와 같은 리피터 셀 또는 다이오드 셀을 삽입하거나 한다.
단계 S13 에서, 게이트에 직접 접속하는 배선을 추출한다.
단계 S14 에서, 게이트에 직접 접속하는 배선과 인접하여 평행부분을 갖는 배선을 추출한다.
단계 S15 에서, 게이트의 게이트 용량, 게이트 면적 및 배선의 면적, 배선간 용량을 추출한다.
단계 S16 에서, 배선 체크부 (33) 에서 안테나비를 구하고, 게이트 산화막의 데미지가 되는 규정치를 만족하는지 (위반없음) 또는 아닌지 (위반) 를 체크한다. 위반이 있는 경우에는 단계 S12 로 되돌아가고, 위반이 없는 경우에는 레이아웃을 완료한다.
이상과 같이 본 실시예에 의하면, 안테나비를 만족하는 반도체 집적회로의 레이아웃이 이루어지고, 차지업에 의한 영향을 충분히 배려한 반도체 집적회로가 설계되게 된다.
(실시예 5)
다음으로, 본 발명의 실시예에 관한 반도체 집적회로의 설계를 위한 프로그램에 관해서 설명한다. 도 6 은 본 발명의 실시예에 관한 반도체 집적회로의 배선을 레이아웃하는 프로그램의 구성을 나타낸 블록도이다. 도 6 에 있어서, 배선을 레이아웃하는 프로그램은, 레이아웃 수단 (42), 배선 정보 추출 수단 (44), 평행 배선 정보 추출 수단 (46), 면적·용량 추출 수단 (48), 안테나비 체크 수단 (51), 레이아웃 수정 수단 (52) 을 포함한다. 또한, 프로그램이 사용하는 정보를 저장하기 위한 기억수단으로서, 회로 데이터 저장 수단 (41), 레이아웃 데이터 저장 수단 (43), 전극 배선 정보 저장 수단 (45), 평행 배선 정보 저장 수단 (47), 면적·용량 저장 수단 (49), 안테나비 조건 저장 수단 (50) 이 구비된다.
레이아웃 수단 (42) 은, 회로 데이터 저장 수단 (41) 에 저장되어 있는 회로 데이터에 대하여 레이아웃하고, 결과를 레이아웃 데이터 저장 수단 (43) 에 저장한다. 레이아웃 데이터 저장 수단 (43) 에는, 배선폭, 배선길이, 인접 배선간 용량 등의 회로의 레이아웃 데이터가 저장된다. 먼저 나타낸 도 3 에 있어서의 정보는, 레이아웃 데이터로서 저장되어 있는 정보의 일부이다.
배선 정보 추출 수단 (44) 은, 레이아웃 데이터 저장 수단 (43) 에 저장되어 있는 레이아웃 데이터로부터, 확산층과 절연되어 형성되는 전극의 정보와, 이 전극에 접속하는 배선 정보를 추출하여, 추출 결과를 전극 배선 정보 저장 수단 (45) 에 저장한다. 전극 배선 정보 저장 수단 (45) 에는, 도 3 에 나타낸 예에 있어서는, 게이트 (12), 배선 (13, 14) 에 관한 정보가 저장된다.
평행 배선 정보 추출 수단 (46) 은, 레이아웃 데이터 저장 수단 (43) 에 저장되어 있는 레이아웃 데이터로부터, 전극 배선 정보 저장 수단 (45) 에 저장되어 있는 전극에 접속하는 배선과 평행부분을 가지는 배선을 추출하고, 또한, 추출한 배선과 평행부분을 가지는 배선이 있으면 그 배선도 추출하여, 이하 순서대로, 평행한 배선을 소정수 추출하여 평행 배선 정보 저장 수단 (47) 에 저장한다. 평행 배선 정보 저장 수단 (47) 에는, 도 3 에 나타낸 예에 있어서는, 배선 (13, 14) 과 평행한 부분을 가지는 배선 (15, 16, 18), 또한, 배선 (15, 16) 에 평행한 부분을 가지는 배선 (17, 19, 20), 또한, 배선 (20) 에 평행한 부분을 가지는 배선 (21) 의 각각에 관한 정보가 저장된다.
면적·용량 추출 수단 (48) 은, 레이아웃 데이터 저장 수단 (43) 에 저장되어 있는 레이아웃 데이터로부터, 전극 배선 정보 저장 수단 (45) 에 저장되어 있는 정보와, 평행 배선 정보 저장 수단 (47) 에 저장되어 있는 정보에 근거하여, 이하의 (1)∼(6) 에 나타낸 정보를 추출하여, 면적·용량 저장 수단 (49) 에 저장한다. 또, 도 3 의 경우를 예로 구체적인 값을 든다.
(1) 확산층과 절연된 전극의 용량 및 면적. 도 3 의 경우, G_Area, G_Cap.
(2) 확산층과 절연된 전극에 접속하는 배선의 면적. 도 3 의 경우, MG1_Area, MG2_Area.
(3) 확산층과 절연된 전극에 접속하는 배선과 평행한 부분을 가지는 배선의 면적. 도 3 의 경우, M1_Area, M2_Area, MG22_Area.
(4) (3) 의 배선과 평행부분을 가지는 배선의 면적. 또한 이 배선에 평행한 부분을 가지는 배선이 있는 경우는 그 배선의 면적. 도 3 의 경우, M3_Area, M4_Area, M22_Area, M43_Area.
(5) (2) 의 배선과 (3) 의 배선 사이의 인접 기생 용량. 도 3 의 경우, M1_Cap, MG22_CaP.
(6) (3) 의 배선과 (4) 의 배선 사이의 인접 기생 용량. 도 3 의 경우, M3_Cap, M22_Cap, M43_Cap.
안테나비 체크 수단 (51) 은, 면적·용량 저장 수단 (49) 에 저장되어 있는 정보로부터 안테나비를 산출하고, 산출된 안테나비를, 안테나비 조건 저장 수단 (50) 에 저장되어 있는 전극의 절연막에 차지업 데미지를 주는 소정의 안테나비와 비교한다. 안테나비의 산출은, 도 3 의 경우는, 실시예 3 과 동일하게 산출한다.
레이아웃 수정 수단 (52) 은, 안테나비 체크 수단 (51) 에서의 비교결과가 위반인 (산출된 안테나비가 안테나비 조건 저장 수단 (50) 에 저장되어 있는 안테나비를 초과한) 경우에, 레이아웃 데이터 저장 수단 (43) 에 저장되어 있는 레이아웃 데이터에 대하여 배선을 수정한다.
이상과 같이 구성되는 프로그램은, 설계장치를 구성하는 컴퓨터에 의해서 실행된다. 이러한 프로그램에 의하면, 안테나비를 만족하는 반도체 집적회로가 레이아웃되고, 차지업에 의한 영향을 충분히 배려한 반도체 집적회로가 설계되게 된다.
(실시예 6)
다음으로, 본 발명의 실시예에 관한 반도체 집적회로의 제조장치에 관해서 설명한다. 도 7 은 본 발명의 실시예에 관한 반도체 집적회로의 제조장치의 구성을 나타낸 블록도이다. 도 7 에 있어서, 반도체 집적회로의 제조장치는, 레이아웃 데이터 축적부 (61), 배선 체크부 (62), 제조 조건 데이터 축적부 (63), 제조 조건 비교부 (64), 반도체 회로 제조부 (65) 를 구비한다.
레이아웃 데이터 축적부 (61) 는, 제조 대상이 되는 반도체 집적회로의 레이아웃 데이터를 축적해 놓는다.
배선 체크부 (62) 는, 레이아웃 데이터를 기초로, 게이트에 직접 접속되는 배선을 추출하고, 이 배선과 인접하여 평행부분을 가지는 배선을 추출한다. 그 후에 게이트 용량 및 게이트 면적, 배선의 면적, 배선간 용량을 추출하여, 실시예 1∼3 에서 설명한 바와 같이 하여 안테나비를 구한다. 구한 안테나비의 정보는, 제조 조건 비교부 (64) 에 전달된다.
제조 조건 데이터 축적부 (63) 는, 제조장치의 제조 공정에서의 조건, 예를 들어 플라즈마 조건 등으로부터 정해지는 안테나비를 미리 구하여 축적해 놓는다.
제조 조건 비교부 (64) 는, 배선 체크부 (62) 에서 구한 안테나비와, 제조 조건 데이터 축적부 (63) 에 축적되어 있는 안테나비를 비교한다. 비교 결과, 배선 체크부 (62) 에서 구한 안테나비가, 제조 조건 데이터 축적부 (63) 에 축적되어 있는 안테나비를 만족하는 경우, 미리 정한 제조 조건에 의해서 반도체 집적회로를 제조하도록 반도체 회로 제조부 (65) 에 통지한다. 안테나비를 만족하지 않은 경우, 제조 조건을 조정하도록, 예를 들어, 플라즈마 에칭 속도를 떨어뜨리는 등의 조정을 하도록 반도체 회로 제조부 (65) 에 통지한다. 또는, 안테나비를 만족하지 않은 경우, 미리 복수의 제조 조건 데이터를 축적하여 두고, 안테나비에 따라 복수의 제조 조건으로부터 최적 조건을 선택하는 수법이어도 된다.
반도체 회로 제조부 (65) 는, 제조 조건에 따라서, 마스크의 제조, 웨이퍼 프로세스 실행, 조립 등의 공정에 의한 반도체 회로를 제조하여, 반도체 집적회로를 완성시킨다.
다음으로, 반도체 집적회로의 제조방법에 관해서 설명한다. 도 8 은 본 발명의 실시예에 관한 반도체 집적회로의 제조방법을 나타낸 흐름도이다. 스타 트하면, 배선 체크부 (62) 는, 단계 S21 에서, 제조 대상이 되는 반도체 집적회로의 레이아웃 데이터를 레이아웃 데이터 축적부 (61) 로부터 취득한다.
단계 S22 에서, 레이아웃 데이터로부터 게이트에 직접 접속하는 배선을 추출한다.
단계 S23 에서, 레이아웃 데이터로부터 게이트에 직접 접속하는 배선과 인접하여 평행부분을 갖는 배선을 추출한다.
단계 S24 에서, 게이트의 게이트 용량, 게이트 면적 및 배선의 면적, 배선간 용량을 추출한다.
단계 S25 에서, 제조 조건 비교부 (64) 는, 배선 레이아웃에 의해서 정해지는 안테나비를 구하고, 반도체 집적회로의 제조 조건 (예를 들어 플라즈마 조건) 으로부터 정해지는 안테나비와 비교한다. 배선 레이아웃에 있어서의 안테나비가 제조 조건으로부터 정해지는 안테나비보다 작은 경우 (위반없음), 단계 S27 로 진행하고, 큰 경우 (안테나비 위반), 단계 S26 으로 진행한다.
단계 S26 에서, 제조 조건 비교부 (64) 는, 예를 들어, 플라즈마 에칭 속도를 떨어뜨리는 등의 제조 조건을 조정하도록 반도체 회로 제조부 (65) 에 전달한다.
단계 S27 에서, 반도체 회로 제조부 (65) 는, 반도체 집적회로의 마스크를 제조한다.
단계 S28 에서, 제조된 마스크를 사용하여, 반도체 집적회로에 대하여, 제조 조건을 기초로, 확산, 플라즈마 에칭 등의 웨이퍼 프로세스를 실행한다.
단계 S29 에서, 웨이퍼를 절단하여, 배선 등을 하여 반도체 집적회로를 조립한다.
단계 S30 에서, 반도체 집적회로가 완성된다.
이상과 같이 본 실시예에 의하면, 제조 조건으로부터 정해지는 안테나비를 만족하도록, 차지업에 의한 영향을 충분히 배려한 소자 열화가 없는 반도체 집적회로가 제조되게 된다.
본 발명에 의하면, 안테나 효과에 대한 대책으로서, 게이트에 접속되어 있는 배선에 인접하는 배선 등의 차지업에 의한 영향도 고려하여 반도체 집적장치의 설계·제조를 하도록 한다. 따라서, 반도체 프로세스의 미세화에 있어서도, 적절한 안테나 효과 대책이 마련된 배선을 갖고, 소자 열화가 없는 고품질인 반도체 집적장치가 얻어진다.

Claims (29)

  1. 설계장치에 의해서 반도체 집적장치의 배선 레이아웃을 설계하는 방법으로서,
    확산층과 절연되어 형성되는 전극을 갖는 소자의 상기 전극에 접속되는 제 1 배선의 면적과, 제 k (k 는 1 이상의 정수) 의 배선에 평행하게 인접하는 제 k+1 배선의 면적에 소정의 계수 ak 를 곱한 값의 k=1 부터 n (n 은 1 이상의 정수) 에 관한 총합과의 합에 대한 상기 전극 면적의 면적비가, 상기 전극의 절연막에 차지업 데미지를 주는 소정의 값 이하가 되도록 상기 제 1∼제 n+1 배선을 레이아웃하는 것을 특징으로 하는 반도체 직접장치의 배선 레이아웃 설계방법.
  2. 제 1 항에 있어서,
    상기 제 1∼제 n+1 배선을 레이아웃할 때에,
    설계 대상이 되는 반도체 집적장치의 레이아웃에 필요한 회로 데이터를 취득하는 단계,
    상기 회로 데이터를 기초로 반도체 집적장치를 레이아웃하는 단계,
    상기 회로 데이터로부터 상기 전극과 상기 제 1∼제 n+1 배선을 추출하는 단계,
    상기 제 1∼제 n+1 배선의 각각의 면적을 구하는 단계, 및
    상기 각각의 면적과 상기 전극 면적으로부터 상기 면적비를 구하고, 상기 면적비가 상기 소정의 값보다 큰 경우에는 상기 제 1∼제 n+1 배선의 적어도 하나의 배선의 레이아웃을 변경하는 단계를 포함하는 것을 특징으로 하는 반도체 직접장치의 배선 레이아웃 설계방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 면적은 표면의 면적 및 측면의 면적의 적어도 일방을 포함하는 것을 특징으로 하는 반도체 직접장치의 배선 레이아웃 설계방법.
  4. 제 1 항에 있어서,
    상기 소정의 계수 ak 는 상기 전극의 전극용량과, 제 m (m 은 1∼k 의 정수) 및 제 m+1 배선 간의 m=1 부터 k 에 관한 각각의 배선용량으로 정해지는 값인 것을 특징으로 하는 반도체 직접장치의 배선 레이아웃 설계방법.
  5. 제 1 항, 제 2 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 제 1∼제 k+1 배선의 적어도 하나가 2 이상의 배선층에 걸쳐 배선되는 것을 특징으로 하는 반도체 직접장치의 배선 레이아웃 설계방법.
  6. 제 1 항, 제 2 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 제 2∼제 k+1 의 각각의 배선이 j 개 (j 는 1 이상의 정수) 인 것을 특징으로 하는 반도체 직접장치의 배선 레이아웃 설계방법.
  7. 제조장치에 의해서 반도체 집적장치를 제조하는 방법으로서,
    확산층과 절연되어 형성되는 전극을 갖는 소자의 상기 전극에 접속되는 제 1 배선의 면적과, 제 k (k 는 1 이상의 정수) 의 배선에 평행하게 인접하는 제 k+1 배선의 면적에 소정의 계수 ak 를 곱한 값의 k=1 부터 n (n 은 1 이상의 정수) 에 관한 총합과의 합에 대한 상기 전극의 전극 면적의 면적비가, 상기 제조장치의 제조 조건으로부터 정해지는 안테나비보다 작아지도록 상기 반도체 집적장치를 제조하는 것을 특징으로 하는 반도체 직접장치의 제조방법.
  8. 제 7 항에 있어서,
    상기 반도체 집적장치를 제조할 때,
    제조 대상이 되는 반도체 집적장치의 레이아웃 데이터를 취득하는 단계,
    상기 레이아웃 데이터로부터 상기 전극과 상기 제 1∼제 n+1 배선을 추출하는 단계,
    상기 제 1∼제 n+1 배선의 각각의 면적을 구하는 단계,
    상기 각각의 면적과 상기 전극 면적으로부터 상기 면적비를 구하여, 상기 안테나비와 비교하는 단계,
    상기 면적비가 상기 안테나비보다 큰 경우, 상기 제조장치에 있어서의 제조 조건을 조정하는 단계, 및
    상기 제조장치가 상기 제조 조건에 따라서 반도체 집적장치를 제조하는 단계를 포함하는 것을 특징으로 하는 반도체 직접장치의 제조방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 면적은 표면의 면적 및 측면의 면적의 적어도 일방을 포함하는 것을 특징으로 하는 반도체 직접장치의 제조방법.
  10. 제 7 항에 있어서,
    상기 소정의 계수 ak 는 상기 전극의 전극용량과, 제 m (m 은 1∼k의 정수) 및 제 m+1 배선 간의 m=1 부터 k 에 관한 각각의 배선용량으로 정해지는 값인 것을 특징으로 하는 반도체 직접장치의 제조방법.
  11. 제 7 항, 제 8 항 또는 제 10 항 중 어느 한 항에 있어서,
    상기 제 1∼제 k+1 배선의 적어도 하나가 2 이상의 배선층에 걸쳐 배선되는 것을 특징으로 하는 반도체 직접장치의 제조방법.
  12. 제 7 항, 제 8 항 또는 제 10 항 중 어느 한 항에 있어서,
    상기 제 2∼제 k+1 의 각각의 배선이 j 개 (j 는 1 이상의 정수) 인 것을 특징으로 하는 반도체 직접장치의 제조방법.
  13. 확산층과 절연되어 형성되는 전극을 갖는 소자,
    상기 전극에 접속되는 제 1 배선, 및
    제 k (k 는 1 이상의 정수) 의 배선에 평행하게 인접하는 제 k+1 배선을 구비하고,
    상기 제 1 배선의 면적과, 제 2∼제 k+1 의 각각의 배선의 면적에 각각 소정의 계수 ak 를 곱한 값의 k=1 부터 n (n 은 1 이상의 정수) 에 관한 총합과의 합에 대한 상기 전극의 전극 면적의 면적비가, 상기 전극의 절연막에 차지업 데미지를 주는 소정의 값 이하가 되도록 상기 제 1∼제 k+1 배선이 배치되는 것을 특징으로 하는 반도체 집적장치.
  14. 제 13 항에 있어서,
    상기 면적은 표면의 면적 및 측면의 면적의 적어도 일방을 포함하는 것을 특징으로 하는 반도체 집적장치.
  15. 제 13 항에 있어서,
    상기 소정의 계수 ak 는 상기 전극의 전극용량과, 제 m (m 은 1∼k 의 정수) 및 제 m+1 배선 간의 m=1 부터 k 에 관한 각각의 배선용량으로 정해지는 값인 것을 특징으로 하는 반도체 집적장치.
  16. 제 13 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 제 1∼제 k+1 배선의 적어도 하나가 2 이상의 배선층에 걸쳐 배선되는 것을 특징으로 하는 반도체 집적장치.
  17. 제 13 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 제 2∼제 k+1 의 각각의 배선이 j 개 (j 는 1 이상의 정수) 인 것을 특징으로 하는 반도체 집적장치.
  18. 설계 대상이 되는 반도체 집적장치의 회로 데이터를 축적해 두는 회로 데이터 축적부,
    상기 회로 데이터 축적부에 축적되어 있는 회로 데이터를 읽어내어 회로의 배치 배선을 실행하고, 배치 배선의 결과를 레이아웃 데이터로서 배선 체크부에 전달함과 함께, 상기 배선 체크부에서의 체크가 종료된 레이아웃 데이터에 관해서, 안테나 조건을 만족하지 않은 경우에는, 다시 배선 조건을 변경해 회로의 배치 배선을 실행하고, 안테나 조건을 만족한 경우에는, 레이아웃 데이터를 레이아웃 데이터 축적부에 축적하는 레이아웃 실행부,
    상기 반도체 집적장치 중의 소자의 확산층과 절연되어 형성되는 전극에 접속 되는 제 1 배선의 면적과, 제 k (k 는 1 이상의 정수) 의 배선에 평행하게 인접하는 제 k+1 배선의 면적에 소정의 계수 ak 를 곱한 값의 k=1 부터 n (n 은 1 이상의 정수) 에 관한 총합과의 합에 대한 상기 전극의 전극 면적의 면적비가, 상기 전극의 절연막에 차지업 데미지를 주는 소정의 값 이하인지를 체크하여, 체크 결과를 상기 레이아웃 실행부에 통지하는 배선 체크부, 및
    안테나 조건을 만족한 레이아웃 데이터를 축적하는 레이아웃 데이터 축적부를 구비하는 것을 특징으로 하는 반도체 집적장치의 설계장치.
  19. 제 18 항에 있어서,
    상기 면적은 표면의 면적 및 측면의 면적의 적어도 일방을 포함하는 것을 특징으로 하는 반도체 집적장치의 설계장치.
  20. 제 18 항에 있어서,
    상기 소정의 계수 ak 는 상기 전극의 전극용량과, 제 m (m 은 1∼k 의 정수) 및 제 m+1 배선 간의 m=1 부터 k 에 관한 각각의 배선용량으로 정해지는 값인 것을 특징으로 하는 반도체 집적장치의 설계장치.
  21. 제 18 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 제 1∼제 k+1 배선의 적어도 하나가 2 이상의 배선층에 걸쳐 배선되는 것을 특징으로 하는 반도체 집적장치의 설계장치.
  22. 제 18 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 제 2∼제 k+1 각각의 배선이 j 개 (j 는 1 이상의 정수) 인 것을 특징으로 하는 반도체 집적장치의 설계장치.
  23. 제조 대상이 되는 반도체 집적장치의 레이아웃 데이터를 축적해 두는 레이아웃 데이터 축적부,
    상기 레이아웃 데이터를 기초로, 상기 반도체 집적장치 중의 소자의 확산층과 절연되어 형성되는 전극에 접속되는 제 1 배선의 면적과, 제 k (k 는 1 이상의 정수) 의 배선에 평행하게 인접하는 제 k+1 배선의 면적에 소정의 계수 ak 를 곱한 값의 k=1 부터 n (n 은 1 이상의 정수) 에 관한 총합과의 합에 대한 상기 전극의 전극 면적의 면적비가, 상기 전극의 절연막에 차지업 데미지를 주는 소정의 값 이하인지를 체크하여, 체크 결과의 정보를 제조 조건 비교부에 전달하는 배선 체크부,
    제조에 있어서의 제조 조건을 축적해 두는 제조 조건 데이터 축적부,
    상기 배선 체크부에서 구한 안테나비와, 상기 제조 조건 데이터 축적부에 축적되어 있는 안테나비를 비교하여, 비교 결과, 배선 체크부에서 구한 안테나비가 제조 조건 데이터 축적부에 축적되어 있는 안테나비를 만족하는 경우, 미리 정한 제조 조건에 의해서 반도체 집적장치를 제조하도록 반도체 집적장치 제조부에 통지하고, 만족하지 않은 경우, 제조 조건을 조정하도록 반도체 집적장치 제조부에 통지하는 제조 조건 비교부, 및
    상기 미리 정한 제조 조건 또는 조정된 제조 조건에 따라서 상기 반도체 집적장치를 제조하는 반도체 집적장치 제조부를 구비하는 것을 특징으로 하는 반도체 집적장치의 제조장치.
  24. 제 23 항에 있어서,
    상기 면적은 표면의 면적 및 측면의 면적의 적어도 일방을 포함하는 것을 특징으로 하는 반도체 집적장치의 제조장치.
  25. 제 23 항에 있어서,
    상기 소정의 계수 ak 는 상기 전극의 전극용량과, 제 m (m 은 1∼k 의 정수) 및 제 m+1 배선 간의 m=1 부터 k 에 관한 각각의 배선용량으로 정해지는 값인 것을 특징으로 하는 반도체 집적장치의 제조장치.
  26. 제 23 항 내지 제 25 항 중 어느 한 항에 있어서,
    상기 제 1∼제 k+1 배선의 적어도 하나가 2 이상의 배선층에 걸쳐 배선되는 것을 특징으로 하는 반도체 집적장치의 제조장치.
  27. 제 23 항 내지 제 25 항 중 어느 한 항에 있어서,
    상기 제 2∼제 k+1 의 각각의 배선이 j 개 (j 는 1 이상의 정수) 인 것을 특징으로 하는 반도체 집적장치의 제조장치.
  28. 제 1∼제 n+1 (n 은 1 이상의 정수) 의 배선을 레이아웃하기 위한 컴퓨터·프로그램이 저장되는 기록 매체로서,
    설계 대상이 되는 반도체 집적장치의 회로 데이터에 대하여 레이아웃하여, 레이아웃 결과를 레이아웃 데이터로서 레이아웃 데이터 저장 수단에 저장하는 레이아웃 수단,
    상기 레이아웃 데이터 저장 수단에 저장되어 있는 레이아웃 데이터로부터, 확산층과 절연되어 형성되는 전극을 갖는 소자의 전극 정보와, 상기 전극에 접속되는 제 1 배선의 배선 정보를 추출하여, 전극 배선 정보 저장 수단에 저장하는 배선 정보 추출 수단,
    상기 레이아웃 데이터 저장 수단에 저장되어 있는 레이아웃 데이터와 상기 전극 배선 정보 저장 수단에 저장되어 있는 제 1 배선의 배선 정보로부터, 제 k (k 는 1∼n의 정수) 의 배선에 평행하게 인접하는 제 k+1 배선을 추출하여, 평행 배선 정보 저장 수단에 저장하는 평행 배선 정보 추출 수단,
    상기 레이아웃 데이터 저장 수단에 저장되어 있는 레이아웃 데이터로부터, 상기 전극 배선 정보 저장 수단과 상기 평행 배선 정보 저장 수단에 저장되어 있는 상기 제 1∼k+1 배선의 면적과, 상기 제 k 와 제 k+1 배선 간의 기생 용량과, 상기 전극의 용량과, 상기 전극 면적을 추출하여, 면적·용량 저장 수단에 저장하는 면적·용량 추출 수단,
    상기 면적·용량 저장 수단에 저장되어 있는 상기 제 1 배선의 면적과, 상기 제 k+1 배선의 면적에 소정의 계수 ak 를 곱한 값의 k=1 부터 n 에 관한 총합과의 합에 대한 상기 전극 면적의 면적비를 산출하고, 상기 면적비를 안테나비 조건 저장 수단에 저장되어 있는 소정의 값과 비교하는 안테나비 체크 수단, 및
    상기 안테나비 체크 수단에 있어서의 비교 결과, 상기 면적비가 상기 소정의 값보다 큰 경우에는 상기 제 1∼제 n+1 배선의 적어도 1개의 배선의 레이아웃을 변경하는 레이아웃 수정 수단으로서 컴퓨터를 기능시키기 위한 프로그램이 저장되는 기록매체.
  29. 제 28 항에 있어서,
    상기 소정의 계수 ak 는 상기 전극의 용량과, m (m 은 1∼k의 정수) 과 m+1 배선 간의 m=1 부터 k 에 관한 각각의 기생 용량으로 정해지는 값인, 프로그램이 저장되는 기록매체.
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