KR20060045489A - 구성가능 ｐｃｉ 익스프레스 스위치 및 그 제어 방법 - Google Patents

구성가능 ｐｃｉ 익스프레스 스위치 및 그 제어 방법 Download PDF

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Abstract

다수의 CPU가 단일 스위치를 통해 다수의 I/O 디바이스에 연결될 수 있게 하는 구성가능 스위치. 이 스위치는 보다 많은 CPU 및/또는 보다 많은 I/O 디바이스가 트리 내에서 인에이블링되도록 종속접속될 수 있다. 이 구성은 버스 및 종단점 디바이스의 열거에 투명하다. 하드웨어 스트래핑 또는 SM 버스와 같은 단순 관리 입력을 사용하여 디바이스들을 CPU들에 할당하는 것을 설정한다. 관리자 및 PCI 익스프레스 핫 플러그(hot plug) 제어기 레지스터를 사용하면, 디바이스 트리를 스위치 내의 PCI 버스를 통해 CPU 간에 스위치되는 디바이스로서 핫-플러그 재구성할 수 있다.
핫-플러그, 구성가능 스위치

Description

구성가능 ＰＣＩ 익스프레스 스위치 및 그 제어 방법{CONFIGURABLE PCI EXPRESS SWITHCH}
도 1은 종래 개인용 컴퓨터를 나타내는 블럭도.
도 2는 본 발명에 따라 구성가능 PCI 익스프레스 스위치를 사용하여 컴포넌트를 공유하기 위한 일반 시스템의 블럭도.
도 3은 구성가능 PCI 익스프레스 스위치의 블럭도.
도 4는 구성가능 PCI 익스프레스 스위치를 구성하기 위한 제어 인터페이스 및 코맨드 논리의 블럭도.
도 5는 본 발명에 따라 컴포넌트를 공유하는 예시적인 시스템의 블럭도.
도 6-8은 구성가능 PCI 익스프레스 스위치를 사용해 공유되는 컴포넌트의 일부 실시예를 도시하는 블럭도.
<도면의 주요 부분에 대한 부호의 설명>
101: 호스트 브릿지
102: CPU
103: 메모리
104: 종단점
110: 스위치
본 발명은 일반적으로 컴퓨팅 디바이스의 분야에 관한 것이다. 특히, 본 발명은 다수의 업스트림 포트(upstream port)를 다수의 다운스트림 포트(downstream port)에 연결시킬 수 있는 PCI 익스프레스에서 사용하도록 구성가능한 스위치에 관한 것이다.
1990년대 초에, PCI(Peripheral Component Interconnect) 표준이 도입되었다. PCI는 접속된 디바이스에게 시스템 메모리로의 직접 액세스를 제공했지만, 프론트사이드 버스 및 CPU에 연결하기 위해서는 브릿지를 사용한다. PCI는 다수의 컴포넌트를 연결할 수 있다. PCI 브릿지 칩은 CPU 속도에 독립적으로 PCI 버스의 속도를 조절하여, 보다 높은 신뢰도를 제공하며, PCI 하드웨어 제조자가 일관된 설계 제약을 갖게 한다. PCI는 디바이스 또는 카드가 컴퓨터에 삽입되어 자동적으로 인식되고 시스템에서 작동되도록 구성되게 하는 플러그 앤드 플레이(Plug and Play)를 지원한다.
오늘날의 소프트웨어 어플리케이션은 플랫폼 하드웨어, 특히 I/O 하부시스템에게 요구하는게 많아졌다. 현재, 데스크탑 및 모바일 기기 상에서 다양한 비디오 및 오디오 소스로부터 데이터를 스트리밍하는 것은 일반적이 되어버렸다. 주문형 비디오 및 오디오 재배포와 같은 어플리케이션은 또한 서버에 대해서는 실시간 제약을 두고 있다. PCI 아키텍처는 더이상 이러한 요구들을 만족시키지 못하므로, PCI 익스프레스라고 불리는 새로운 표준이 제안되고있다.
도 1에 컴퓨팅 디바이스에 포함될 수 있는 PCI 익스프레스 토폴로지(100)가 예시된다. 이 토폴로지는 CPU(102)와 메모리(103) 외에 호스트 브릿지(101)와 몇몇 종단점(104-109)(즉, I/O 디바이스)을 포함한다. 다수의 점대점 연결(point-to-point connection)은 스위치(110)에 의해 이루어진다. 스위치(110)는 PCI에 의해 사용되는 다중-드롭 버스(multi-drop bus)를 대신하며, I/O 버스를 위한 팬-아웃(fan-out)을 제공하기 위해 사용된다. 스위치(110)는 서로 다른 종단점(104-109)들 간에 피어-투-피어 통신을 제공할 수 있으며, 이러한 트래픽이 캐시-코히런트(cache-coherent) 메모리 전송에 관련되지 않으면, 호스트 브릿지(101)에 포워드될 필요가 없다. 스위치(110)를 개별적 논리 구성요소로 나타냈지만, 호스트 브릿지(101)에 통합할 수도 있다.
이것은 종래 PCI 아키텍처를 개선시킨 것이지만, 다른 컴퓨팅 디바이스들 사이의 종단점을 연결 및 공유하기 위한 방식은 제공하지 않는다. 따라서, 종단점을 공유하는 시스템 및 방법이 필요하다. 이러한 시스템은 컴퓨팅 디바이스의 융통성을 매우 향상시킬뿐만 아니라 전력 소비를 감소시키기 위한 방법도 제공한다. 본 발명은 이러한 해결책을 제공한다.
본 발명은 다수의 CPU가 하나의 스위치를 통해 다수의 I/O 디바이스에 연결 될 수 있게 한다. 이 스위치들이 보다 많은 CPU 및/또는 보다 많은 I/O 디바이스가 트리 내에서 인에이블링되도록 종속접속될 수 있다. 이 구성 방법은 버스 및 종단점 디바이스의 열거에 투명하다. 하드웨어 스트래핑 또는 SMBus와 같은 단순 관리 입력이 디바이스들을 CPU들로 할당하는 것을 설정하는데 필요로되는 전부이다.
본 발명의 양상에 따르면, 복수의 업스트림 PCI-대-PCI 포트, 복수의 다운스트림 PCI-대-PCI 포트, 업스트림 포트에 고유하게 관련된 내부 PCI 버스, 및 어느 업스트림 포트가 어느 다운스트림 포트와 통신할지를 구성하는 제어기를 포함하는 구성가능한 PCI 익스프레스 스위치가 제공된다.
본 발명의 또다른 양상에 따르면, 구성가능 PCI 익스프레스 스위치를 제어하는 방법이 제공된다. 이 방법은 PCI 구성 공간 레지스터를 판독하는 단계, 복수의 업스트림 PCI-대-PCI 브릿지 중 하나를 발견하는 단계, 복수의 업스트림 PCI-대-PCI 브릿지 중 하나에 관련된 버스를 위한 제어 인터페이스를 발견하는 단계, 및 버스 상에서 발견된 디바이스들을 열거하는 단계를 포함한다.
본 발명의 또다른 양상에 따르면, 복수의 CPU 복합물(complexes)을 연결하는 구성가능 PCI 익스프레스 스위치가 제공된다. 이 스위치는 CPU 복합물 중 하나에 각각 고유하게 연결된 복수의 업스트림 PCI-대-PCI 브릿지, 복수의 다운스트림 PCI-대-PCI 브릿지, 고유(또는 단일) 업스트림 포트에 각각 연결된 복수의 내부 PCI 버스, 및 어느 업스트림 포트가 어느 다운스트림 포트와 통신할지를 구성하는 제어기를 포함한다. 각각의 다운스트림 포트는 각각의 내부 PCI 버스에 연결되지만, 하나의 내부 PCI 버스에만 응답한다. 또한 제어기는 각각의 CPU 복합물에 관련된 인터페이스를 통해 발견 요구를 수신한다.
본 발명의 추가적인 특징 및 이점은 첨부된 도면을 참조하는 예시적인 실시예에 대한 다음의 상세한 설명에 의해 명백해질 것이다.
상술된 요약뿐만 아니라 바람직한 실시예에 대한 다음의 상세한 설명은 첨부된 도면에 관련하여 판독될때 더 잘 이해된다. 본 발명을 예시하기 위해, 본 발명의 예시적인 구조를 도면에 나타냈지만, 본 발명은 공개된 특정한 방법 및 수단에 한정된 것은 아니다.
도 2를 참조하면, 컴포넌트를 공유하기 위한 시스템(200)의 개요가 도시된다. PCI 익스프레스가 PCI를 대신하고 다수의 CPU가 컴퓨팅 디바이스 내에서 표준 구현이 되면, 표준 시스템 컴포넌트의 융통적인 구성은 매우 바람직한 특징이 될 것이다. 하드웨어 이용가능성 및 어플리케이션 요건에 기초하여 하드웨어 자원 세트를 동적으로 재구성하는 능력은 클라이언트 데스크탑 PC에 선호되는 특징이다. 본 발명은 사용자 및 어플리케이션이 요구하는 시스템 구성을 구성하기 위한 간단한 제어 방법을 제공한다. 그러나, 본 발명은 데이스탑 설계에만 한정되는 것이 아니라, PCI 익스프레스 및 이와 유사한 아키텍처를 사용하는 서버 및 다른 컴퓨팅 디바이스에도 적용할 수 있다.
도 2는 참조번호(201 및 215)로 지정된 2개의 업스트림 CPU 토폴로지를 지원하는 구성가능 스위치 설계를 나타낸다. 제1 시스템 토폴로지(201)는 CPU(202), 그래픽 카드(203), 시스템 버스, 메모리(204), 칩셋[노스브릿지(205) 및 사우스브릿지(206)], 저장 디바이스(207)(예를 들어, 하드 디스크, 플래시 메모리 등), 통 신 디바이스(210)[예를 들어, 모뎀, 통신망 인터페이스 카드(NIC) 등], 및 마우스(210), 키보드(211), 및 플로피 디스크 드라이브(213)에 연결된 수퍼 I/O 제어기(208)를 포함할 수 있는 전형적인 PC 컴퓨터로 예시된다. PCI 익스프레스 버스[214(1)]는 구성가능 PCI 스위치(227)에 연결된다. 마찬가지로, 제2 시스템 토폴로지(215)는 CPU(216), 그래픽 카드(217), 시스템 버스, 메모리(218), 칩셋[노스브릿지(219) 및 사우스브릿지(220)], 저장 디바이스(222), 통신 디바이스(221), 및 마우스(224), 키보드(225), 및 플로피 디스크 드라이브(226)에 연결된 수퍼 I/O 제어기(223)를 포함한다. PCI 익스프레스 버스[214(2)]는 PCI 스위치(227)에 연결된다. PCI 익스프레스 스위치는 I/O 디바이스들(228-230)에 연결된다.
도 3 및 4에 구성가능 PCI 스위치(227)가 보다 상세하게 예시되어있다. 도면에서, "u"는 업스트림 포트를 나타내고, "P"는 PCI-대-PCI(P2P)를 나타내며, "d"는 다운스트림 포트를 나타내고, "B0", "B1","B2"는 업스트림 포트에 관련된 PCI 익스프레스 내부 PCI 버스들을 나타내며, "0", "1", "2" 및 "n"는 신호 경로 또는 포트를 나타낸다.
PCI 익스프레스 명세에 정의된 바와 같이, PCI 익스프레스 스위치는 PCI-대-PCI(P2P) 브릿지 디바이스 세트의 모델이다. 업스트림 P2P 브릿지(호스트 제어기 또는 또다른 PCI 버스에 연결됨)는 공통 PCI 버스에 연결되며, 이 버스에서 해당 (내부) PCI 버스 상에서 찾아진 디바이스들은 오직 출력 상의 PCI 디바이스에 연결될 (다운스트림) PCI-대-PCI 브릿지이다. 따라서, 전형적인 PCI 익스프레스 스위치는 CPU/칩셋 호스트 제어기에 연결된 하나의 업스트림 P2P 브릿지, 내부 PCI 버 스, 및 다운스트림 P2P 브릿지의 세트만을 포함할 것이다.
본 발명은 유리하게도 PCI 익스프레스 점대점 아키텍처의 팬-아웃을 확장하기 위해 업스트림 PCI-대-PCI 브릿지의 세트를 이롭게 구현한다. 도 3에 예시된 바와 같이, B0 및 B1으로 표시된 자신의 개별적 내부 PCI 버스를 각각 가진 n개의 업스트림 P2P 브릿지는 uP0(231) 및 uP1(233)으로 표시되고, 복수의 다운스트림 P2P 브릿지는 dP0(232), dP1(235), 및 dPn(234)으로 표시된다. 각각의 다운스트림 P2P 브릿지는 각각의 내부 PCI 버스에 연결되는 것이 바람직하다. 종래 PCI 익스프레스 스위치와 달리, 각각의 다운스트림 P2P 브릿지는 내부 PCI 버스 B0 또는 B1 중 하나의 열거 활동(enumeration exercise)에 응답하도록 구성될 수 있다.
제어 방법은 내부 구성 제어 레지스터, 외부 하드웨어 스트랩, 또는 다른 외부 구성 관리 인터페이스인 외부 제어(242)로 이루어진다. 제어 방법은 다운스트림 P2P 브릿지(232, 234, 및 235)가 응답해야할 버스를 정의한다. 다른 PCI 버스로부터의 통신은 무시된다. 예를 들어, 파워-업 시퀀스(power-up sequence)의 단부에서, 임의의 방법론은 자원(I/O 및 dPx)을 버스 B0 또는 B1에 할당함으로써, 구성을 개시한다. 이처럼, 다운스트림 포트(dPx)는 양쪽 둘다가 아닌 내부 버스 B0 또는 B1 중 하나로부터의 사이클에만 응답한다. 물리적인 연결은 존재하지만, 응답은 버스 B0 또는 버스 B1 상의 사이클에 대해서만 발생한다.
도 4는 자신의 관련 외부 버스를 갖는 브릿지 제어 논리(236), PCI 열거 및 발견을 위한 구성 인터페이스(237), 버스(0)에 대한 내부 PCI 버스 구성 인터페이스(238), 및 버스(1)에 대한 내부 PCI 버스 구성 인터페이스(239)를 상세히 나타낸 다. 디바이스를 열거 및 구성하는 동안, CPU0(202) 상에서 동작하는 오퍼레이팅 시스템은 PCI 구성 공간 레지스트리 컨텐츠를 판독함으로써 디바이스를 발견한다. CPU0(202)는 uP0(231)에서 찾은 PCI-대-PCI 브릿지를 발견할 것이다. 오퍼레이팅 시스템은 버스 B0 상에서 찾은 디바이스를 열거하고, 스위치 내부 버스 B0에 관련된 제어 인터페이스 Ifc_B0(238)를 발견할 것이다. 이 디바이스는 자신을 구성가능 PCI 익스프레스 스위치로 식별하는 고유 브릿지 ID 번호를 가진다. 따라서, 인터페이스 Ifc_B0(238)는 스위치의 내부 버스 B0에 관련된다. 이것이 B0 상의 I/O 사이클 및 구성의 마스터 또는 목표일 수 있다. CPU0(202)는 그후 버스 B0 상에서 발견되는 모든 디바이스를 열거할 것이다.
종료할 때, CPU0(202)는 인터페이스 Ifc_B0(238)를 통해 스위치 제어기에대해 발견 요구를 개시시킬 것이다. 그러면, 제어기는 구성 요구를 개시시켜 버스 B1 상의 각각의 디바이스에 대한 구성 공간을 판독하거나, Ifc_B1(239)를 통해 CPU1(216)에 대해 버스 B1 상에 열거된 디바이스를 요구하는 요청을 개시시킨다. CPU0(202)가 요구한 정보를 모은 후에, 스위치 제어기는 Ifc_B0(238)를 통해 CPU0(202)으로의 응답을 개시시키고 요구된 정보를 반환할 것이다. 따라서, 이 메커니즘은 CPU0(202) 및 CPU1(216)이 어느 디바이스가 요구에 대해 사용가능한지를 결정할 수 있도록 한다.
외부 제어(237)에 의해 제공되는 외부 제어 인터페이스는 감독을 수행하는 버스 관리자가 다운스트림 자원(I/0)을 CPU0(202) 또는 CPU1(216)에 할당하는 것을 가능하게 한다. 외부 제어(237)는 브릿지 제어기 논리(236)에게 구성가능 스위치 의 외부 버스 B0 및 B1로부터 어느 디바이스가 사용가능한지를 물어봄으로써 이 기능을 수행한다. 이 특징은 특히, CPU/오퍼레이팅 시스템 응답가능성에 기초하여 자원을 할당할 때 및 태스크가 각각의 업스트림 서버 엔티티에 할당될 때, 서버 아키텍처에 바람직하다.
CPU0(202)가 CPU1(216)에 할당된 자원를 원하면, CPU0(202)는 Ifc_B0(238)를 통해 현재 다운스트림(dPx) 포트 또는 종단점(I/O)에 대해 요구를 개시시킬 것이다. 브릿지 제어기 논리(236)는 그후 다운스트림 포트를 해제(release)하기 위한 요구를 CPU1(216)에게 개시시킨다. 요구가 수락되면, CPU1(216)는 종단점을 묵인(acquiesce)하고 다운스트림 포트(dPx)를 해제하기 위한 수락을 Ifc_B1(239)를 통해 브릿지 제어기 논리(236)에게 개시시킨다. 브릿지 제어기 논리(236)는 그후 스위치 포트 제어 인터페이스를 통해 B1으로부터의 PCI 익스프레스 분리 시퀀스를 수행할 것을 다운스트림 포트(dPx)에게 명령할 것이다. 분리되면, 브릿지 제어기 논리(236)는 스위치 포트 제어 인터페이스를 통해 B0로의 연결 시퀀스를 수행할 것을 다운스트림 포트(dPx)에게 명령할 것이다. 연결되면, CPU0(202)는 PCI 아키텍처 명세에 정의된 핫-플러그 이벤트(hot-plug event)를 수신할 것이다. 이벤트가 통지되면, CPU0(202)는 디바이스를 열거하고 이에 관련된 적절한 드라이버를 로드하여, 전이(transition)을 완료할 것이다.
CPU1(216)이 수락 요구를 거절하면, CPU1(216)은 Ifc_B1(239)을 통해 CPU0(202)에게 거절된 요구의 발신자를 알려주는 메시지를 개시시킨다. 브릿지 제어기 논리(236)는 B0를 거치는 CPU0(202)로의 인터페이스 Ifc_B0(238)를 통해 CPU0(202)로의 응답을 개시시켜, 거절 시퀀스를 완료한다.
도 5는 도킹된(docked) 랩탑 PC[시스템(201)]와 강화 도킹 스테이션[시스템(215)]이 구성가능 스위치를 통해 관련된 자원를 공유하는 예를 예시한다. 어플리케이션이 랩탑에 로드되고 사용자가 현재 강화 도킹 스테이션 토폴로지에 의해 구성된 스캐너를 사용하여 사진을 획득하길 원한다면, 랩탑 PC는 스캐너의 소유권을 요구할 것이다. 사용자가 스캐너를 통해 획득되고 스캔 및 조정된 사진을 프린트하길 원하면, 랩탑 PC 토폴로지는 강화 도킹 스테이션에 관련된 사진 품질 프린터의 소유권을 요구할 것이다. 랩탑 PC가 도킹되지 않았으면, 구성가능 스위치를 통해 랩탑 PC에 관련되는 모든 자원들은 관련되지 않게 되고, 구성가능 스위치는 그후 자원를 강화 도킹 스테이션에 재할당하여 이 토폴로지 내에서 사용한다.
도 6은 다수의 PCI 익스프레스 버스를 가진 CPU 복합물이 어떻게 다수의 구성가능 PCI 익스프레스 스위치를 통해 I/O 디바이스를 사용하도록 구성될 수 있는지를 예시한다. 이 예에서, CPU1(216)은 스위치 SW0[227(1)] 및 SW1[227(2)]과 인터페이스한다. SW0 및 SW1에 연결된 어떠한 I/O 디바이스도 그후 CPU1(216)에 할당될 수 있다. 이 구성에서, SW0 내의 다운스트림 P2P 브릿지만이 CPU0(202)에 할당될 수 있으며, SW1 내의 다운스트림 P2P 브릿지만이 CPU2(241)에 할당될 수 있다.
도 7은 도 6의 변형이다. 도 7는 다수의 스위치 간의 공유 대역폭 보다는 CPU1(216)으로부터 양 스위치까지의 사용가능한 전체 대역폭을 사용할 수 있는 능력을 나타낸다.
도 8은 2개의 스위치 SW0 및 SW1 내의 모든 자원에의 액세스를 갖는 3개의 CPU 복합물(202, 216 및 241)의 또다른 예이다. 도 8은 또다른 스위치 확장의 예이지만, 업스트림 CPU 복합물을 추가한 관련된 내부 스위치 복합성을 나타내는데도 또한 유용하다. 또한 도 8은 이런 구현의 다수의 업스트림 P2P 브릿지가 다운스트림 브릿지를 사용함을 나타낼 수 있지만, 이것은 다운스트림 P2P 브릿지가 업스트림 브짓지보다 설계에 더욱 용이하게 추가되는 경우는 아니다.
본 발명이 다양한 도면의 바람직한 실시예에 관련하여 설명되었지만, 본 발명을 벗어나지 않고 본 발명과 동일한 기능을 수행하기 위해 설명된 실시예와 유사한 실시예가 사용되거나 변형 및 추가가 행해질 수 있다. 예를 들어, 당업자는 본 출원에 설명된 본 발명이 임의의 컴퓨팅 디바이스 또는 환경에 적용될 수 있으며, 무선 또는 유선에 상관없이, 통신 네트워크를 통해 연결되고 네트워크를 통해 대화하는 임의의 수의 이러한 컴퓨팅 디바이스에 적용될 수 있음을 인식할 것이다. 또한, 무선 네트워킹 디바이스의 수가 계속 증가함에 따라, 핸드헬드 디바이스 오퍼레이팅 시스템 및 다른 어플리케이션 특정 오퍼레이팅 시스템을 포함한, 다양한 컴퓨터 플랫폼도 고려됨을 유념해야 한다. 또한, 본 발명은 복수의 프로세싱 칩 또는 디바이스에서 또는 이를 이들에 걸쳐 구현될 수 있으며, 저장장치는 마찬가지로 복수의 디바이스를 통해 실형될 수 있다. 따라서, 본 발명은 임의의 단일 실시예에 한정되지 않으며, 첨부된 청구항에 따른 영역 및 취지 내에 구성되야 한다.
본 발명은 다수의 CPU가 단일 스위치를 통해 다수의 I/O 디바이스에 연결될 수 있게 하는 구성가능 스위치를 제공한다.

Claims (20)

  1. 구성가능 PCI 익스프레스 스위치로서,
    복수의 업스트림 PCI-대-PCI 포트;
    복수의 다운스트림 PCI-대-PCI 포트;
    각각의 업스트림 포트에 관련된 내부 PCI 버스; 및
    어느 업스트림 포트가 어느 다운스트림 포트와 통신할지를 구성하는 제어기
    를 포함하는 스위치.
  2. 제1항에 있어서, 상기 업스트림 포트들 중 소정의 하나와 통신하는 CPU는 상기 다운스트림 포트 중 임의의 것과 통신하도록 구성가능한 스위치.
  3. 제2항에 있어서, 각각의 상기 내부 PCI 버스는 각각의 다운스트림 포트에 연결되는 스위치.
  4. 제2항에 있어서, 상기 CPU는 PCI 구성 공간 레지스트리를 판독함으로써 디바이스를 발견하고, 상기 CPU에 관련된 PCI 버스 상에서 찾은 디바이스를 열거하고,
    상기 디바이스는 상기 업스트림 포트 중 상기 소정의 하나와 통신하는 다운스트림 포트에 연결된 스위치.
  5. 제4항에 있어서, 제2 CPU가 상기 CPU에 열거된 디바이스에의 액세스를 요구하면, 상기 제어기는 상기 디바이스가 연결된 다운스트림 포트를 해지하기 위한 요청을 상기 CPU에 대해 개시시키고,
    상기 요구가 수락되면, 상기 CPU는 상기 디바이스를 묵인하고, 상기 제어기에게 상기 다운스트림 포트의 해제를 위한 수락을 개시시키는 스위치.
  6. 제5항에 있어서, 상기 제어기는 상기 다운스트림 포트에게 상기 CPU에 관련된 상기 버스에서부터의 분리 시퀀스를 수행할 것을 명령하고,
    상기 제어기는 상기 제2 CPU에 관련된 버스로의 연결 시퀀스를 수행할 것을 명령하는 스위치.
  7. 제1항에 있어서, 내부 구성 제어 레지스터를 사용하여 각각의 상기 다운 스트림 포트가 어느 내부 버스에 응답해야하는지를 정의하는 스위치.
  8. 제1항에 있어서, 하드웨어 스트랩(strap)을 사용하여 각각의 상기 다운스트림 포트가 어느 내부 버스에 응답하는지를 정의는 스위치.
  9. 제1항에 있어서, 외부 구성 관리 엔티티에 의한 구성 제어를 위해 외부 구성 관리 인터페이스가 제공되는 스위치.
  10. 제1항에 있어서, 각각의 다운스트림 포트는 각각의 내부 PCI 버스에 연결되며,
    각각의 다운스트림 포트는 하나의 내부 PCI 버스에만 응답하는 스위치.
  11. 구성가능 PCI 익스프레스 스위치를 제어하는 방법으로서,
    PCI 구성 공간 레지스트리를 판독하는 단계;
    복수의 다운스트림 PCI-대-PCI 브릿지 중 하나를 발견하는 단계;
    상기 복수의 업스트림 PCI-대-PCI 브릿지 중 상기 하나에 관련된 버스를 위한 제어 인터페이스를 발견하는 단계; 및
    상기 버스 상에서 발견된 디바이스들을 열거하는 단계
    를 포함하는 방법.
  12. 제11항에 있어서,
    인터페이스를 통해 제어기로의 발견 요구를 개시시키는 단계;
    상기 버스 상의 각각의 디바이스에 대한 구성 공간을 판독하는 단계; 및
    상기 발견 요구에 의해 요청된 정보를 반환하기 위해 상기 인터페이스를 통해 응답하는 단계
    를 더 포함하는 방법.
  13. 제11항에 있어서,
    다운스트림 자원(resource)을 상기 복수의 CPU 중 하나에 할당하는 단계를 더 포함하며,
    상기 각각의 CPU들은 상기 복수의 업스트림 PCI-대-PCI 브릿지 중 상기 하나에 관련된 방법.
  14. 제13항에 있어서,
    어느 디바이스가 상기 복수의 업스트림 PCI-대-PCI 브릿지 중 상기 하나에 관련된 상기 버스에 할당되는지를 결정하기 위해 제어기에게 질의(query)하는 단계를 더 포함하는 방법.
  15. 제11항에 있어서,
    제1 CPU가 제2 CPU에 열거된 디바이스에의 액세스를 요구하면, 제어기는 상기 디바이스가 연결된 다운스트림 포트를 해제시키려는 요구를 상기 제2 CPU에 대해 개시시키고,
    상기 요구가 수락되면, 상기 제2 CPU는 상기 디바이스를 묵인하고 상기 다운스트림 포트의 해제를 위한 수락을 상기 제어기에 대해 개시시키는 방법.
  16. 제15항에 있어서, 상기 제어기는 상기 다운스트림 포트에게 상기 CPU에 관련된 상기 버스로부터의 분리 시퀀스를 수행할 것을 명령하며,
    상기 제어기는 상기 다운스트림 포트에게 상기 CPU에 관련된 버스로의 연결 시퀀스를 수행할 것을 명령하는 방법.
  17. 복수의 CPU 복합물들(complexes)을 연결하는 구성가능 PCI 익스프레스 스위치로서,
    각각이 상기 CPU 복합물중 하나에 연결된 복수의 업스트림 PCI-대-PCI 포트;
    복수의 다운스트림 PCI-대-PCI 포트;
    각각이 개별적인 업스트림 포트에 연결된 복수의 내부 PCI 버스; 및
    어느 업스트림 포트가 어느 다운스트림 포트와 통신할지를 구성하는 제어기
    를 포함하고,
    각각의 다운스트림 포트는 각각의 PCI 버스에 연결되고, 각각의 다운스트림 포트는 하나의 내부 PCI 버스에만 응답하며,
    상기 제어기는 각각의 CPU 복합물에 관련된 인터페이스를 통해 발견 요구를 수신하는 스위치.
  18. 제17항에 있어서, 상기 업스트림 포트 중 소정의 하나와 통신하는 CPU는 상기 다운스트림 포트 중 어느 것과도 통신하도록 구성될 수 있는 스위치.
  19. 제17항에 있어서, CPU가 제2 CPU에 열거된 디바이스에의 액세스를 요구하면, 상기 제어기는 상기 디바이스가 연결된 다운스트림 포트를 해제하기 위한 요구를 상기 제2 CPU에 대해 개시시키며,
    상기 요구가 수락되면, 상기 제2 CPU는 상기 디바이스를 묵인하고 상기 다운스트림 포트의 해제를 위한 수락을 상기 제어기에 대해 개시시키는 스위치.
  20. 제19항에 있어서, 상기 제어기는 상기 다운스트림 포트에게 상기 제2 CPU에 관련된 상기 버스에서부터의 분리 시퀀스를 수행할 것을 명령하며,
    상기 제어기는 상기 다운스트림 포트에게 상기 CPU에 관련된 버스로의 연결 시퀀스를 수행할 것을 명령하는 스위치.
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