JP5483020B2

JP5483020B2 - 通信制御装置、ネットワーク、及びネットワークシステム

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Publication number: JP5483020B2
Application number: JP2010230333A
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Inventors: 滋菅沼
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Description

本発明は、通信制御装置、ネットワーク、及びネットワークシステムに関する。

ＬＳＩデバイスなどを相互接続する場合、基盤の配線長の制約などから、高速なシリアルバスを用いるケースが一般的になっており、ＰＣＩＥｘｐｒｅｓｓは標準的な規格として広まっている。ＰＣＩＥｘｐｒｅｓｓでは、通常１つのＲＣ（ルート・コンプレックス）を基底とする木構造のネットワークが構成される（例えば、特許文献１）。

特開２００５−３３２３１６号公報

複数のＰＣＩＥｘｐｒｅｓｓネットワークを接続する場合、個々のＰＣＩＥｘｐｒｅｓｓネットワークの末端（エンド・ポイント）から、ＮＴＢ（ノン・トランスペアレント・ブリッジ）を介して他のネットワークに接続される。

しかし、ＮＴＢはエンド・ポイントであるため、ＰＣＩＥｘｐｒｅｓｓのプロトコル上、コンフィグレーション・リクエストを発行することができないという制約がある。そのため、例えば、２つのＰＣＩＥｘｐｒｅｓｓネットワークを接続した場合、一方のルート・コンプレックスから、他方のネットワーク上のデバイスに対してコンフィグレーション・リクエストを発行することができないため、他方のネットワーク上のデバイスを完全にコントロールすることはできない。

複数のＰＣＩＥｘｐｒｅｓｓネットワークを接続する場合、相互コントロールが必要になる場合があるが、一般的には、他方のネットワークのルート・コンプレックスに、該当リクエストの実行を要求する特殊なメッセージを送出し、ソフトウェア的に必要なリクエストを生成するという実装を行っている。ところが、このような実装では、送出先のルート・コンプレックスを制御するプロセッサの介入が不可欠であり、プロセッサが無応答になった場合、送出元からは制御できないという課題が存在する。

図９は、ＰＣＩＥｘｐｒｅｓｓネットワークをＮＴＢ接続した一般的な例を示す図である。ＮＴＢ接続ではＰＣＩＥｘｐｒｅｓｓブリッジからコンフィグレーション・リクエストを送出できない。そのため、図９に示す構成において、ボード７２側のＣＰＵ９２１から、ボード１側のエンド・デバイス８５を完全に制御することはできない。同様に、ボード７１側のＣＰＵ８２１から、ボード７２側のエンド・デバイス９５を完全に制御することはできない。

そこで、本発明は、ネットワーク内の下位デバイスを、ノン・トランスペアレント接続された他のネットワークの上位デバイスから制御可能とすることを目的とする。

本発明の一側面に係る通信制御装置は、上位デバイス及び複数の下位デバイスとの間のアクセスを制御する通信制御装置であって、複数の下位デバイスのうちの第１の下位デバイスからメモリアクセス要求を受け取る要求受付部と、メモリアクセス要求のアドレスが所定範囲のアドレスである場合は、メモリアクセス要求を、複数の下位デバイスのうちの、メモリアクセス要求のアドレスに応じた第２の下位デバイスに対する上位デバイスからの設定要求に変換する要求変換部と、を備える。

なお、本発明において、「部」とは、単に物理的手段を意味するものではなく、その「部」が有する機能をソフトウェアによって実現する場合も含む。また、１つの「部」や装置が有する機能が２つ以上の物理的手段や装置により実現されても、２つ以上の「部」や装置の機能が１つの物理的手段や装置により実現されても良い。

本発明によれば、ネットワーク内の下位デバイスを、ノン・トランスペアレント接続された他のネットワークの上位デバイスから制御することが可能となる。

本発明の一実施形態における、ＰＣＩＥｘｐｒｅｓｓネットワークシステムの構成を示す図である。ルート・コンプレックスの構成の一例を示す図である。アドレス空間の割り当ての一例を示す図である。別のボードにアクセスする際に使用するメモリ空間の一例を示す図である。コンフィグレーション・ウインドウを使用したリクエスト変換の一例を示す図である。リクエスト変換機能に入力されたリクエストが、メモリ・ウインドウにヒットした場合のリクエスト変換の一例を示す図である。本発明の他の実施形態における、ＰＣＩＥｘｐｒｅｓｓネットワークシステムの構成を示す図である。アドレス変換の一例を示す図である。一般的なＰＣＩＥｘｐｒｅｓｓネットワークシステムの構成の一例を示す図である。

以下、図面を参照して本発明の一実施形態について説明する。

図１は、本発明の一実施形態であるＰＣＩＥｘｐｒｅｓｓネットワークシステムの構成を示す図である。図１に示すように、ＰＣＩＥｘｐｒｅｓｓネットワークシステムは、ＰＣＩＥｘｐｒｅｓｓネットワークで構築されたボード１及びボード２を含んで構成されている。ボード１に構築されるＰＣＩＥｘｐｒｅｓｓネットワークは、チップセット１１に内蔵されるルート・コンプレックス１１１を基幹とするトポロジーで構成される。具体的には、ルート・コンプレックス１１１は、ＰＣＩＥｘｐｒｅｓｓスイッチ１３を介して、ＰＣＩＥｘｐｒｅｓｓブリッジ１４及びエンド・デバイス１５に接続されている。また、ボード１には、ルート・コンプレックス１１１を制御するＣＰＵ１２１と、ＣＰＵ１２１用のメモリ１２２も搭載されている。ボード２側も同様であり、チップセット２１内のルート・コンプレックス２１１を基幹とし、ＰＣＩＥｘｐｒｅｓｓスイッチ２３、ＰＣＩＥｘｐｒｅｓｓブリッジ２４、及びエンド・デバイス２５によるＰＣＩＥｘｐｒｅｓｓネットワークが構築されている。また、ボード２には、ルート・コンプレックス２１１を制御するＣＰＵ２２１と、ＣＰＵ２２１用のメモリ２２２も搭載されている。そして、ボード１，２は、ＰＣＩＥｘｐｒｅｓｓブリッジ１４，２４間のノン・トランスペアレント・ブリッジ（ＮＴＢ）４４１により接続されている。

図２は、ボード１のルート・コンプレックス１１１の構成の一例を示す図である。図２に示すように、ルート・コンプレックス１１１には、リクエスト受付機構１１１１と、リクエスト変換機構１１１２が実装されている。

リクエスト受付機構１１１１（要求受付部）は、下位デバイスからのメモリ・リクエスト（メモリアクセス要求）を受け付ける機能を持つ。リクエスト受付機構１１１１には、ルート・コンプレックス１１１からボード１上のデバイスに対する各種リクエストを実行する空間が定義され、下位デバイスから受け付けられたリクエストが、トランスフォーメーション・ウインドウ１１１１１及びメモリ・ウインドウ１１１１２を含む、メモリ空間のどのウインドウにヒットするか判定される。また、リクエスト受付機構１１１１は、ＣＰＵ１２１からのメモリ・リクエストを、ＰＣＩＥｘｐｒｅｓｓブリッジ１４を介してボード２に転送する機能を持つ。

リクエスト変換機構１１１２（要求変換部）は、メモリ・リクエストを他のリクエストに変換する機能を持つ。リクエスト変換機構１１１２は、下位デバイスまたはＣＰＵ１２１からのリクエストを、コンフィグレーション・ウインドウ１１１２１、Ｉ／Ｏウインドウ１１１２２、メモリ・ウインドウ１１１２３、及びメッセージ・ウインドウ１１１２４を含むウインドウのうち、ヒットしたウインドウに応じたリクエストに変換する。すなわち、リクエスト変換機構１１１２は、下位デバイスまたはＣＰＵ１２１からのリクエストを、コンフィグレーション・リクエスト（設定要求）、Ｉ／Ｏリクエスト（Ｉ／Ｏ要求）、メモリ・リクエスト（メモリアクセス要求）、またはメッセージ・リクエスト（メッセージ要求）に変換する。

具体的には、リクエスト変換機構１１１２は、メモリ・ライト・リクエストを、そのアドレスに応じてコンフィグレーション・ライト・リクエスト、Ｉ／Ｏライト・リクエスト、メモリ・ライト・リクエスト、またはメッセージ・ライト・リクエストに変換する。また、リクエスト変換機構１１１２は、メモリ・リード・リクエストを、そのアドレスに応じてコンフィグレーション・リード・リクエスト、Ｉ／Ｏリード・リクエスト、またはメモリ・リード・リクエストに変換する。

また、リクエスト変換機構１１１２は、変換したリクエストに対するコンプリーション（完了通知）を下位デバイスから受け取る機能（完了通知受付部）と、当該コンプリーションを下位デバイスからのメモリ・リクエストに対するコンプリーションに変換する機能（完了通知変換部）とを有する。

具体的には、リクエスト変換機構１１１２は、メモリ・ライト・リクエストから変換されたリクエストのうち、コンフィグレーション・ライト・リクエストおよびＩ／Ｏライト・リクエストについて、変換後のリクエスト先からコンプリーションを受け付け、リクエスト元の下位デバイスに、メモリ・ライト・リクエストに対するコンプリーションを返す。また、リクエスト変換機構１１１２は、メモリ・リード・リクエストから変換されたリクエストについて、変換後のリクエスト先からコンプリーションを受け付け、リクエスト元の下位デバイスに、メモリ・リード・リクエストに対するコンプリーションを返す。

図３は、ボード１におけるアドレス空間の割り当ての一例を示す図である。図３において、ルート・コンプレックス１１１のリクエスト受付機構１１１１に定義されたアドレス空間は、ルート・コンプレックス１１１からボード１上のデバイスに対する各種リクエストを実行する空間であり、トランスフォーメーション・ウインドウ１１１１１、メモリ・ウインドウ１１１１２、及びインサイド・リクエスト・ウインドウ１１１１３を含んでいる。この空間の中で、インサイド・リクエスト・ウインドウ１１１１３は、ルート・コンプレックス１１１の上位デバイスであるＣＰＵ１２１からボード１上のデバイスに対するリクエストを発行するためのアドレス空間である。また、メモリ・ウインドウ１１１１２には、インサイド・メモリ・ウインドウ１１１１２２、オンボード・デバイス・ウインドウ１１１１２３、アナザー・ボード・リクエスト・ウインドウ１１１１２４、及びアナザー・ボード・メモリ・ウインドウ１１１１２５が含まれている。

リクエスト受付機構１１１１は、下位デバイスからのメモリ・リクエストがトランスフォーメーション・ウインドウ１１１１１のアドレス空間にヒットするかをチェックする。そして、下位デバイスからのメモリ・リクエストがトランスフォーメーション・ウインドウ１１１１１のアドレス空間にヒットする場合、リクエスト受付機構１１１１は、当該リクエストをリクエスト変換機構１１１２へ送出する。

リクエスト変換機構１１１２は、トランスフォーメーション・ウインドウ１１１１１を介して送出されたリクエスト、およびＣＰＵ１２１からのリクエストを受領し、それらがコンフィグレーション・ウインドウ１１１２１、Ｉ／Ｏウインドウ１１１２２、メモリ・ウインドウ１１１２３、メッセージ・ウインドウ１１１２４の何れにヒットするかを確認し、ヒットしたウインドウのリクエストに変換する。

図４は、ボード１からボード２へアクセスする際に使用するメモリ空間の一例を示した図である。図４に示すように、ボード１からボード２へリクエストを送付するメモリ空間として、アナザー・ボード・リクエスト・ウインドウ１１１１２４と、アナザー・ボード・メモリ・ウインドウ１１１１２５が割り当てられている。なお、ボード２においても同様に、ボード１にアクセスするためのメモリ空間が割り当てられている。

リクエスト受付機構１１１１は、アナザー・ボード・リクエスト・ウインドウ１１１１２４およびアナザー・ボード・メモリ・ウインドウ１１１１２５に割り当てられた空間に対するリクエストを受け付けると、当該リクエストをＰＣＩＥｘｐｒｅｓｓスイッチ１３を経由してＰＣＩＥｘｐｒｅｓｓブリッジ１４に送出する。ＰＣＩＥｘｐｒｅｓｓブリッジ１４は、ＮＴＢ変換により当該リクエストのアドレス空間を、ボード２側のトランスフォーメーション・ウインドウ２１１１１またはメモリ・ウインドウ２１１１２の中のインサイド・メモリ・ウインドウ２１１１２２の空間にアドレス変換する。

図５は、リクエスト変換機構１１１２において、コンフィグレーション・ウインドウ１１１２１を使用したリクエスト変換の一例を示す図である。図５に示す例では、コンフィグレーション・ウインドウ１１１２１に入力されたリクエストのアドレスのうち、２８ビット分を使用して、バスナンバ、デバイスナンバ、ファンクションナンバ、及びレジスタアドレスを有するコンフィグレーション・コマンドが生成されている。このように生成されたコンフィグレーション・コマンドは、ＰＣＩＥｘｐｒｅｓｓスイッチ１３に出力される。これにより、コンフィグレーション・コマンドに設定された情報に応じた下位デバイスのコンフィグレーションが実行される。

図６は、リクエスト変換機構１１１２に入力されたリクエストの内、メモリ・ウインドウ１１１２２にヒットした場合のリクエスト変換の例を示している。図６でインサイド・リクエスト・ウインドウ１１１１３もしくはトランスフォーメーション・ウインドウ１１１１１にヒットしたリクエストの内、メモリ・ウインドウ１１１２２にヒットしたリクエストは、リクエスト変換機構１１１２において、オンボード・デバイス・ウインドウ１１１１２３のアドレス空間に変換され、エンド・デバイス１５に送付される。なお、ＣＰＵ１２１からは、オンボード・デバイス・ウインドウ１１１１２３の空間に直接アクセスすることで、エンド・デバイス１５を直接制御することも可能である。

図２〜６においては、ボード１側の構成について説明したが、ボード２側の構成についても同様である。このように構成されたボード１，２において、ボード１側のネットワーク内の下位デバイスを、ボード２側のネットワークの上位デバイスであるＣＰＵ２２１から制御する動作の一例について説明する。

まず、ＣＰＵ２２１が、メモリ受付機構２１１１のメモリ・ウインドウ２１１１２におけるアナザー・ボード・リクエスト・ウインドウ２１１１２４の範囲にあるアドレスを設定したメモリ・リクエストを発行する。リクエスト受付機構２１１１は、アナザー・ボード・リクエスト・ウインドウ２１１１２４に割り当てられた空間に対するリクエストを受け付けると、当該リクエストをＰＣＩＥｘｐｒｅｓｓスイッチ２３を経由してＰＣＩＥｘｐｒｅｓｓブリッジ２４に送出する。ＰＣＩＥｘｐｒｅｓｓブリッジ２４は、ＮＴＢ変換により当該リクエストのアドレス空間を、ボード１側のトランスフォーメーション・ウインドウ１１１１１の空間にアドレス変換する。

トランスフォーメーション・ウインドウ１１１１１の空間にアドレス変換されたメモリ・リクエストは、ＮＴＢ４４１を介してボード１側に転送される。ボード１側に転送されたメモリ・リクエストは、ＰＣＩＥｘｐｒｅｓｓブリッジ１４およびＰＣＩＥｘｐｒｅｓｓスイッチ１３を介してリクエスト受付機構１１１１に送られる。

リクエスト受付機構１１１１は、受け付けたメモリ・リクエストのアドレスがトランスフォーメーション・ウインドウ１１１１１のアドレス範囲にあるため、当該リクエストをリクエスト変換機構１１１２へ送出する。

リクエスト変換機構１１１２は、受け付けたメモリ・リクエストを、当該リクエストのアドレスに応じて、コンフィグレーション・リクエスト、メモリ・リクエスト、Ｉ／Ｏリクエスト、またはメッセージ・リクエストの何れかに変換する。例えば、受け付けたメモリ・リクエストのアドレスがコンフィグレーション・ウインドウ１１１２１のアドレス範囲である場合、リクエスト変換機構１１１２は、当該リクエストから図５に示したようにコンフィグレーション・コマンドを生成し、下位デバイスに送出する。このように、ボード２のＣＰＵ２２１から、ボード１のＣＰＵ１２１を介することなく、ボード１側のネットワークにおける下位デバイスを制御することができる。ボード１側からボード２側のネットワークを制御する場合も同様である。

図７は、本発明の他の実施形態における、ＰＣＩＥｘｐｒｅｓｓネットワークシステムの構成を示す図である。図７では、ボード１〜３がＰＣＩＥｘｐｒｅｓｓスイッチボード４に接続されている。ボード１〜３は、ＰＣＩＥｘｐｒｅｓｓブリッジ１４，２４，３４を介して、ＰＣＩＥｘｐｒｅｓｓスイッチ４３に接続されている。また、ボード１には、前述したリクエスト受付機構１１１１及びリクエスト変換機構１１１２を含むルート・コンプレックス１１１が実装されている。ボード２，３についても同様である。

図８は、図７の構成におけるアドレス変換の一例を示した図である。図８において、ボード１のアドレス空間では、ボード２にアクセスするための空間としてアザー・ボード１・リクエスト・ウインドウ１１１１２６、アザー・ボード１・メモリ・ウインドウ１１１１２７が割り当てられている。また、ボード３にアクセスするための空間としてアザー・ボード２・リクエスト・ウインドウ１１１１２８、アザー・ボード２・メモリ・ウインドウ１１１１２９が割り当てられている。

アザー・ボード１・リクエスト・ウインドウ１１１１２６にヒットしたリクエストは、ＮＴＢのアドレス変換によって、ボード２のトランスフォーメーション・ウインドウ２１１１１に送出される。また、アザー・ボード１・メモリ・ウインドウ１１１１２７にヒットしたリクエストは、ＮＴＢのアドレス変換によって、ボード２のメモリウインドウ２１１１２のインサイド・メモリ・ウインドウ２１１１２２に送出される。

アザー・ボード２・リクエスト・ウインドウ１１１１２８にヒットしたリクエストは、ＮＴＢのアドレス変換によって、ボード３のトランスフォーメーション・ウインドウ３１１１１に送出される。また、アザー・ボード２・メモリ・ウインドウ１１１１２９にヒットしたリクエストは、ＮＴＢのアドレス変換によって、ボード３のメモリウインドウ３１１１２のインサイド・メモリ・ウインドウ３１１１２２に送出される。

同様に、ボード２からボード１およびボード３へアクセスするためのメモリ空間としてアザー・ボード１・リクエスト・ウインドウ２１１１２６、アザー・ボード１・メモリ・ウインドウ２１１１２７、アザー・ボード２・リクエスト・ウインドウウ２１１１２８およびアザー・ボード２・メモリ・ウインドウ２１１１２９が割り当てられている。

アザー・ボード１・リクエスト・ウインドウ２１１１２６にヒットしたリクエストは、ＮＴＢのアドレス変換によって、ボード３のトランスフォーメーション・ウインドウ３１１１１に送出される。また、アザー・ボード１・メモリ・ウインドウ２１１１２７にヒットしたリクエストは、ＮＴＢのアドレス変換によって、ボード３のメモリウインドウ３１１１２のインサイド・メモリ・ウインドウ３１１１２２に送出される。

アザー・ボード２・リクエスト・ウインドウ２１１１２８にヒットしたリクエストは、ＮＴＢのアドレス変換によって、ボード１のトランスフォーメーション・ウインドウ１１１１１に送出される。また、アザー・ボード２・メモリ・ウインドウ２１１１２９にヒットしたリクエストは、ＮＴＢのアドレス変換によって、ボード１のメモリウインドウ１１１１２のインサイド・メモリ・ウインドウ１１１１２２に送出される。

同様に、ボード３からボード１およびボード２へアクセスするためのメモリ空間としてアザー・ボード１・リクエスト・ウインドウ３１１１２６、アザー・ボード１・メモリ・ウインドウ３１１１２７、アザー・ボード２・リクエスト・ウインドウウ３１１１２８およびアザー・ボード２・メモリ・ウインドウ３１１１２９が割り当てられている。

アザー・ボード１・リクエスト・ウインドウ３１１１２６にヒットしたリクエストは、ＮＴＢのアドレス変換によって、ボード１のトランスフォーメーション・ウインドウ１１１１１に送出される。また、アザー・ボード１・メモリ・ウインドウ３１１１２７にヒットしたリクエストは、ＮＴＢのアドレス変換によって、ボード１のメモリウインドウ１１１１２のインサイド・メモリ・ウインドウ１１１１２２に送出される。

アザー・ボード２・リクエスト・ウインドウ３１１１２８にヒットしたリクエストは、ＮＴＢのアドレス変換によって、ボード２のトランスフォーメーション・ウインドウ２１１１１に送出される。また、アザー・ボード２・メモリ・ウインドウ３１１１２９にヒットしたリクエストは、ＮＴＢのアドレス変換によって、ボード２のメモリウインドウ２１１１２のインサイド・メモリ・ウインドウ２１１１２２に送出される。

このように、ＮＴＢにおけるアドレス変換と、ルート・コンプレックス内のリクエスト変換により、これら３つのボードの任意のＣＰＵから、任意のボードのエンド・デバイスを制御することが可能になる。

以上、本発明の実施形態について説明した。本実施形態によれば、下位デバイスからのメモリ・リクエストを、上位デバイスであるＣＰＵからのコンフィグレーション・リクエストに変換することができる。したがって、ネットワーク内の下位デバイスを、ノン・トランスペアレント接続された他のネットワークの上位デバイスから制御することができる。例えば、図１に示した構成においては、ボード２のＣＰＵ２２１から、ボード１のＣＰＵ１２１を介さずに、ボード１のエンド・デバイス１５を制御することが可能となる。また、例えば、ボード１のＣＰＵ１２１から、ボード２のＣＰＵ２２１を介さずに、ボード２のエンド・デバイス２５を制御することが可能となる。また、例えば、図７に示した構成でも同様に、あるボードのエンド・デバイスを、そのボードのＣＰＵを介さずに、ノン・トランスペアレント接続された他のボードのＣＰＵから制御することができる。

したがって、本実施形態によれば、ストールやリブートなど、あるＣＰＵの処理が停止する場合にも、ＰＣＩＥｘｐｒｅｓｓネットワークシステム上にある他のＣＰＵが処理を代替するすることにより、ＰＣＩＥｘｐｒｅｓｓ接続のデバイスを停止させることなく、処理を継続させることが可能になる。

また、本実施形態によれば、メモリ・リクエストのアドレスに応じて、コンフィグレーション・リクエストの他に、Ｉ／Ｏリクエスト、メモリ・リクエスト、またはメッセージ・リクエストに変換することも可能である。

また、本実施形態によれば、変換されたリクエストがコンプリーションを出力する場合、そのコンプリーションをメモリ・リクエストに対するコンプリーションに変換し、メモリ・リクエストの送出元に返すことができる。

また、本実施形態によれば、下位デバイスからのメモリ・リクエストのアドレスの一部を用いて、コンフィグレーション・リクエストを生成することができる。したがって、メモリ・リクエストを送出する側のネットワークのＣＰＵにおいて、他のネットワークのエンド・デバイスに送出されるコンフィグレーション・リクエストを容易に制御することが可能となる。

なお、本実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。

例えば、図１に示した構成では、ボード１，２内のネットワークの構成が同一であることとしたが、各ボードのネットワークの構成は異なっていてもよい。

また、例えば、図７に示したネットワークシステムでは、ＰＣＩＥｘｐｒｅｓｓネットワークが実装された３枚のボードがＰＣＩＥｘｐｒｅｓｓスイッチで接続されているが、ボードの枚数は３枚に限定されることはなく、本発明は、４枚以上のボードの構成においても同様に適用することができる。

本実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。

（付記１）上位デバイス及び複数の下位デバイスとの間の通信を制御する通信制御装置であって、前記複数の下位デバイスのうちの第１の下位デバイスからメモリアクセス要求を受け取る要求受付部と、前記メモリアクセス要求のアドレスが所定範囲のアドレスである場合は、前記メモリアクセス要求を、前記複数の下位デバイスのうちの、前記メモリアクセス要求のアドレスに応じた第２の下位デバイスに対する前記上位デバイスからの設定要求に変換する要求変換部と、を備える通信制御装置。

（付記２）付記１に記載の通信制御装置であって、前記要求変換部は、前記メモリアクセス要求のアドレスに応じて、前記メモリアクセス要求を、前記設定要求、Ｉ／Ｏ要求、メモリアクセス要求、またはメッセージ要求に変換する通信制御装置。

（付記３）付記１または２に記載の通信制御装置であって、前記変換後の要求に対する完了通知を前記第２の下位デバイスから受け取る完了通知受付部と、前記完了通知を前記第１の下位デバイスからの前記メモリアクセス要求に対する完了通知に変換する完了通知変換部と、を更に備える通信制御装置。

（付記４）付記１〜３の何れか一つに記載の通信制御装置であって、前記リクエスト変換部は、前記メモリアクセス要求のアドレスの一部を用いて、前記設定要求を生成する通信制御装置。

（付記５）付記１〜４の何れか一つに記載の通信制御装置であって、ＰＣＩＥｘｐｒｅｓｓ規格のバスを介して前記上位デバイス及び前記複数の下位デバイスと接続されるルート・コンプレックスである通信制御装置。

（付記６）上位デバイスと、複数の下位デバイスと、前記上位デバイス及び前記複数の下位デバイスとの間の通信を制御する通信制御装置と、前記通信制御装置を他のネットワークとノン・トランスペアレント接続するブリッジと、を備え、前記通信制御装置は、前記他のネットワークから、前記ブリッジを介してメモリアクセス要求を受け取る要求受付部と、前記メモリアクセス要求のアドレスが所定範囲のアドレスである場合は、前記メモリアクセス要求を、前記複数の下位デバイスのうちの、前記メモリアクセス要求のアドレスに応じた下位デバイスに対する前記上位デバイスからの設定要求に変換する要求変換部と、を含むネットワーク。

（付記７）上位デバイスと、複数の下位デバイスと、前記上位デバイス及び前記複数の下位デバイスとの間の通信を制御する通信制御装置と、前記通信制御装置を他のネットワークとノン・トランスペアレント接続するブリッジと、を含んで構成されるネットワークを複数備え、各ネットワークにおける前記通信制御装置は、前記他のネットワークから、前記ブリッジを介してメモリアクセス要求を受け取る要求受付部と、前記メモリアクセス要求のアドレスが所定範囲のアドレスである場合は、前記メモリアクセス要求を、前記複数の下位デバイスのうちの、前記メモリアクセス要求のアドレスに応じた下位デバイスに対する前記上位デバイスからの設定要求に変換する要求変換部と、を含むネットワークシステム。

１ボード
１１チップセット
１３ＰＣＩＥｘｐｒｅｓｓスイッチ
１４ＰＣＩＥｘｐｒｅｓｓブリッジ
１５エンド・デバイス
１１１ルート・コンプレックス
１２１ＣＰＵ
１２２メモリ
１１１１リクエスト受付機構
１１１２リクエスト変換機構
１１１１１トランスフォーメーション・ウインドウ
１１１１２メモリ・ウインドウ
１１１１３インサイド・リクエスト・ウインドウ
１１１２１コンフィグレーション・ウインドウ
１１１２２Ｉ／Ｏウインドウ
１１１２３メモリ・ウインドウ
１１１２４メッセージ・ウインドウ
１１１１２２インサイド・メモリ・ウインドウ
１１１１２３オンボード・デバイス・ウインドウ
１１１１２４アナザー・ボード・リクエスト・ウインドウ
１１１１２５アナザー・ボード・メモリ・ウインドウ

Claims

上位デバイス及び複数の下位デバイスとの間の通信を制御する通信制御装置であって、
前記複数の下位デバイスのうちの第１の下位デバイスからメモリアクセス要求を受け取る要求受付部と、
前記メモリアクセス要求のアドレスが所定範囲のアドレスである場合は、前記メモリアクセス要求を、前記複数の下位デバイスのうちの、前記メモリアクセス要求のアドレスに応じた第２の下位デバイスに対する前記上位デバイスからの設定要求に変換する要求変換部と、
を備える通信制御装置。
請求項１に記載の通信制御装置であって、
前記要求変換部は、前記メモリアクセス要求のアドレスに応じて、前記メモリアクセス要求を、前記設定要求、Ｉ／Ｏ要求、メモリアクセス要求、またはメッセージ要求に変換する通信制御装置。
請求項１または２に記載の通信制御装置であって、
前記変換後の要求に対する完了通知を前記第２の下位デバイスから受け取る完了通知受付部と、
前記完了通知を前記第１の下位デバイスからの前記メモリアクセス要求に対する完了通知に変換する完了通知変換部と、
を更に備える通信制御装置。
請求項１〜３の何れか一項に記載の通信制御装置であって、
前記リクエスト変換部は、前記メモリアクセス要求のアドレスの一部を用いて、前記設定要求を生成する通信制御装置。
請求項１〜４の何れか一項に記載の通信制御装置であって、
ＰＣＩＥｘｐｒｅｓｓ規格のバスを介して前記上位デバイス及び前記複数の下位デバイスと接続されるルート・コンプレックスである通信制御装置。
上位デバイスと、
複数の下位デバイスと、
前記上位デバイス及び前記複数の下位デバイスとの間の通信を制御する通信制御装置と、
前記通信制御装置を他のネットワークとノン・トランスペアレント接続するブリッジと、
を備え、
前記通信制御装置は、
前記他のネットワークから、前記ブリッジを介してメモリアクセス要求を受け取る要求受付部と、
前記メモリアクセス要求のアドレスが所定範囲のアドレスである場合は、前記メモリアクセス要求を、前記複数の下位デバイスのうちの、前記メモリアクセス要求のアドレスに応じた下位デバイスに対する前記上位デバイスからの設定要求に変換する要求変換部と、
を含むネットワーク。
上位デバイスと、
複数の下位デバイスと、
前記上位デバイス及び前記複数の下位デバイスとの間の通信を制御する通信制御装置と、
前記通信制御装置を他のネットワークとノン・トランスペアレント接続するブリッジと、
を含んで構成されるネットワークを複数備え、
各ネットワークにおける前記通信制御装置は、
前記他のネットワークから、前記ブリッジを介してメモリアクセス要求を受け取る要求受付部と、
前記メモリアクセス要求のアドレスが所定範囲のアドレスである場合は、前記メモリアクセス要求を、前記複数の下位デバイスのうちの、前記メモリアクセス要求のアドレスに応じた下位デバイスに対する前記上位デバイスからの設定要求に変換する要求変換部と、
を含むネットワークシステム。