WO2023112646A1 - 情報処理装置、及び情報処理装置の制御方法 - Google Patents

Abstract

特殊なソフトウェアを用意することなく、認識できるデバイスの数を増加させることができる情報処理装置、及び情報処理装置の制御方法を提供する。情報処理装置は、中央処理装置と、ＰＣＩ　Ｅｘｐｒｅｓｓ規格に沿ったＩ／Ｏ（Input/Output）デバイスがファブリックに接続されるホストバスアダプタと、を有する情報処理装置であって、上記ホストバスアダプタは、ＰＣＩ　Ｅｘｐｒｅｓｓ規格の入出力インターフェースであり、少なくとも１つの上記Ｉ／Ｏデバイスを含むＩＯＵ（Input/Output Unit）とファブリック通信機能で通信するものであり、上記ホストバスアダプタは、ＰＣＩ　Ｅｘｐｒｅｓｓ規格に沿った複数のファンクションを含む機能部と、上記機能部のファンクションと上記ファブリックに接続される外部のＩ／Ｏデバイスとを対応付けてマッピングするマッピングテーブルと、を含む。

Description

情報処理装置、及び情報処理装置の制御方法

　本発明は、情報処理装置、及び情報処理装置の制御方法に関し、特にネットワーク機器やストレージ機器に代表される外部機器が接続される情報処理装置、及び情報処理装置の制御方法に関する。

　情報処理装置には、ネットワーク機器やストレージ機器に代表される外部機器が接続されるＩ／Ｏ（Input/Output）インターフェースとして、例えばＨＢＡ（Host Bus Adapter）が設けられている。このようなＩ／Ｏインターフェースの一例として、ＰＣＩ　Ｅｘｐｒｅｓｓ（Peripheral Component Interconnect Express）（登録商標）がある。なお、この明細書では以下、ＰＣＩ　ＥｘｐｒｅｓｓをＰＣＩｅと略称する場合がある。ＰＣＩｅは、ＰＣＩ－ＳＩＧ（PCI Special Interest Group）により策定された拡張バスの一種であって、計算機で使用されるものである。ＰＣＩｅは、シリアル転送インターフェースと全二重通信方式とを採用している。

　ＰＣＩｅでは、接続される外部機器をＢＤＦ（Bus、Device、Function）という３つの番号で識別する。ＰＣＩｅでは、バス番号が８ｂｉｔで定義されている。

　特許文献１は、ＰＣＩｅファブリックの拡張に関するものである。特許文献１では、ＰＣＩｅデバイスは、ホストルートコンプレックスを含むホストＰＣＩｅファブリックを備えること、ホストＰＣＩｅファブリックは、ホストＣＰＵ上に、バス番号の第１のセットと、第１のメモリマップト入力／出力（ＭＭＩＯ）空間を有すること、が提案されている。また特許文献１では、ＰＣＩｅファブリックは、ホストＰＣＩｅファブリックのエンドポイントの一部として、ルートコンプレックスエンドポイント（ＲＣＥＰ）を含むこと、が提案されている。また特許文献１では、ＰＣＩｅファブリックは、バス番号の第１のセットおよび第１のＭＭＩＯ空間からそれぞれ別けられたバス番号の第２のセットおよび第２のＭＭＩＯ空間を有すること、が提案されている。

　特許文献２は、複数の計算機と複数のＩ／ＯデバイスとをＰＣＩｅスイッチを介して接続するといった計算機システムに関するものである。特許文献２では、Ｉ／ＯコントローラにＰＣＩｅスイッチを多段に接続し、末端のＰＣＩｅスイッチにＩ／Ｏデバイスを接続した構成の場合に、ＰＣＩ－ＰＣＩブリッジの接続の対応付けを変更することが提案されている。特許文献２では、このＰＣＩ－ＰＣＩブリッジの接続の対応付けを変更することによって、バス番号をＩ／Ｏデバイスに柔軟に割り当てて、接続可能なＩ／Ｏデバイスの数が減少するのを防止することが提案されている。

　特許文献３は、Ｅｘｐｒｅｓｓ　Ｅｔｈｅｒネットワークを制御する通信システムに関するものである。特許文献３には、Ｅｘｐｒｅｓｓ　Ｅｔｈｅｒは、“ＰＣＩ　Ｅｘｐｒｅｓｓ　ｏｖｅｒ　Ｅｔｈｅｒ”を実現する技術であることが記載されている。なお、“ＰＣＩ　Ｅｘｐｒｅｓｓ　ｏｖｅｒ　Ｅｔｈｅｒ”は、ＰＣＩ　ＥｘｐｒｅｓｓバスをＥｔｈｅｒｎｅｔ（登録商標）上に拡張するものである。また特許文献３には、Ｅｘｐｒｅｓｓ　Ｅｔｈｅｒでは、ＰＣＩ　ｅｘｐｒｅｓｓの仕様で規定されたＴＬＰ（Transaction Layer Packet）がカプセル化され、ネットワークを経由して送受信されることが記載されている。

特開２０１８－１２５０２８号公報 国際公開第２０１２／０７３３０４号 特開２０１６－１４４１４２号公報

　しかしながら、Ｉ／ＯインターフェースをＰＣＩｅとした情報処理装置では、ＰＣＩｅの仕様上、バス番号が８ｂｉｔで定義されているため、１つの情報処理装置に２５６デバイスまでしか認識実装できないという課題がある。

　１つのデバイス内に仮想的に複数のファンクションを実装するＳＲ－ＩＯＶ（Single Root-I/O Virtualization）という技術が、ＰＣＩｅで規定されている。この技術では、１つのバス番号で、複数のデバイスであるかのようにシステムに認識させることが可能である。しかしながら、ＳＲ－ＩＯＶに対応していないデバイスは、複数に見せることができない。このためＳＲ－ＩＯＶに対応していないデバイスであっても、１つの情報処理装置で２５７以上のデバイスを認識できる技術が望まれる。

　特許文献２や特許文献３では、このようなＰＣＩｅの仕様を越える数のデバイスを認識できるようにする実現手段は、提案されていない。特許文献２の場合、ＰＣＩｅスイッチ内でバス番号が消費されるのを防止することを提案するのみであり、１つの情報処理装置で２５７以上のデバイスを認識できるようにする実現手段を提案するものではない。

　特許文献１では、第１レベルＰＣＩｅファブリックのＰＣＩｅコンフィグレーション空間は２５６ＭＢまでしか使えない。そのため、拡張ＰＣＩｅファブリックを第１レベルＰＣＩｅファブリックと別の空間にアサインしてアクセスするためには、特殊なソフトウェアが必要になる。

　本発明の目的は、上述した課題を鑑み、特殊なソフトウェアを用意することなく、認識できるデバイスの数を増加させることができる情報処理装置、及び情報処理装置の制御方法を提供することにある。

　前記目的を達成するため、本発明に係る情報処理装置は、中央処理装置と、ＰＣＩ　Ｅｘｐｒｅｓｓ規格に沿ったＩ／Ｏ（Input/Output）デバイスがファブリックに接続されるホストバスアダプタと、を有する情報処理装置であって、
　上記ホストバスアダプタは、ＰＣＩ　Ｅｘｐｒｅｓｓ規格の入出力インターフェースであり、少なくとも１つの上記Ｉ／Ｏデバイスを含むＩＯＵ（Input/Output Unit）とファブリック通信機能で通信するものであり、
　上記ホストバスアダプタは、ＰＣＩ　Ｅｘｐｒｅｓｓ規格に沿った複数のファンクションを含む機能部と、上記機能部のファンクションと上記ファブリックに接続される外部のＩ／Ｏデバイスとを対応付けてマッピングするマッピングテーブルと、を含む。

　本発明に係る情報処理装置の制御方法は、中央処理装置と、ＰＣＩ　Ｅｘｐｒｅｓｓ規格に沿ったＩ／Ｏ（Input/Output）デバイスがファブリックに接続されるホストバスアダプタと、を有する情報処理装置の制御方法であって、
　上記ホストバスアダプタは、ＰＣＩ　Ｅｘｐｒｅｓｓ規格の入出力インターフェースであり、
　上記ホストバスアダプタは、ＰＣＩ　Ｅｘｐｒｅｓｓ規格に沿った複数のファンクションと上記ファブリックに接続される外部のＩ／Ｏデバイスとを対応付けたマッピングテーブルを参照して、少なくとも１つの上記Ｉ／Ｏデバイスを含むＩＯＵ（Input/Output Unit）とファブリック通信機能で通信する。

　本発明によれば、特殊なソフトウェアを用意することなく、認識できるデバイスの数を増加させることができる情報処理装置、及び情報処理装置の制御方法を提供することができる。

本発明の上位概念の実施形態による情報処理装置の一例を説明するためのブロック図である。 本発明の一実施形態による情報処理装置を説明するためのブロック図である。 図２の主要部分の詳細構成を説明するためのブロック図である。 図３のマッピングテーブル２２の一例を示す概念図である。 ルーティングテーブルの一例を示す概念図である。 一実施形態による情報処理装置の動作を説明するためのシーケンスチャートである。 一実施形態による情報処理装置の動作を説明するためのシーケンスチャートである。 一実施形態による情報処理装置の動作を説明するためのシーケンスチャートである。

　（実施形態の概要）
　本発明の実施形態による情報処理装置は、例えば、Ｅｘｐｒｅｓｓ　ＥｔｈｅｒのようなＰＣＩ　Ｅｘｐｒｅｓｓ（ＰＣＩｅ）をファブリックに拡張できる技術をベースとした情報処理システムである。そして情報処理装置側に搭載するＨＢＡ（Host Bus Adapter）において、ＰＣＩｅをマルチファンクションに対応したエンドポイントとして終端させる。そして、ファブリックの先に接続したＩ／ＯデバイスをＨＢＡ内のマルチファンクションにマッピングさせる。これによって、情報処理システムに２５７以上のＩ／Ｏデバイス（ＰＣＩｅ規格）を認識させることを可能とする。

　〔上位概念の実施形態〕
　本発明の具体的な実施形態について説明する前に、本発明の上位概念の実施形態による情報処理装置、及び情報処理装置の制御方法について、説明する。図１は、本発明の上位概念の実施形態による情報処理装置の一例を説明するためのブロック図である。

　図１の情報処理装置は、図示しない中央処理装置と、ＰＣＩ　Ｅｘｐｒｅｓｓ規格に沿ったＩ／Ｏ（Input/Output）デバイス１１１とがファブリックに接続されるホストバスアダプタ１００とを有する。図１の情報処理装置の上記ホストバスアダプタ１００は、ＰＣＩ　Ｅｘｐｒｅｓｓ規格の入出力インターフェースであり、少なくとも１つの上記Ｉ／Ｏデバイス１１１を含むＩＯＵ（Input/Output Unit）１１０とファブリック通信機能で通信する。

　上記ホストバスアダプタ１００は、機能部１０１と、外部のＩ／Ｏデバイス１１１とを対応付けてマッピングするマッピングテーブル１０２と、を含む。ここで、機能部１０１は、ＰＣＩ　Ｅｘｐｒｅｓｓ規格に沿った複数のファンクションを含む。外部のＩ／Ｏデバイス１１１は、機能部１０１のファンクションと上記ファブリックに接続される。ホストバスアダプタ１００のマッピングテーブル１０２では、機能部１０１のファンクションと、ファブリック通信機能で接続したＩ／Ｏデバイス１１１とのマッピングを管理する。

　図１の情報処理装置では、機能部１０１のファンクションと上記ファブリックに接続される外部のＩ／Ｏデバイス１１１とを対応付けてマッピングするマッピングテーブル１０２を参照する。ファブリックの先に接続したＩ／ＯデバイスをＨＢＡ内のマルチファンクションにマッピングさせる。これによって、特殊なソフトウェアを用意することなく、認識できるデバイスの数を増加させることができる。これにより、２５７以上のＩ／Ｏデバイス（ＰＣＩｅ規格）を認識させることを可能とする。以下、より具体的な実施形態について、図面を参照しながら詳細に説明する。

　〔一実施形態〕
　次に、本発明の一実施形態による情報処理装置、及び情報処理装置の制御方法について、説明する。図２は、本発明の一実施形態による情報処理装置を説明するためのブロック図である。図３は、図２の主要部分の詳細構成を説明するためのブロック図である。図４は、図３のマッピングテーブル２２の一例を示す概念図である。図５は、ルーティングテーブルの一例を示す概念図である。

　（実施形態の構成）
　図２の情報処理装置は、ＣＰＵ（Central Processing Unit）１０と、ＨＢＡ（Host Bus Adapter）２０とを含む。図２の情報処理装置には、ファブリック２５を経由してＩＯＵ（Input/Output Unit）３０が接続される。図２では、複数のＩＯＵが接続される場合を示しており、ＩＯＵ３０_１と、ＩＯＵ３０_ｋと、ＩＯＵ３０_ｎとが接続される場合を一例として示している。なおここでｋとｎは一例として、１＜ｋ＜ｎを満たすような整数である。図２では、さらに複数のＩ／Ｏデバイスが接続される場合を示しており、Ｉ／Ｏデバイス４０_１がＩＯＵ３０_１と接続され、Ｉ／Ｏデバイス４０_ｋがＩＯＵ３０_ｋと接続され、Ｉ／Ｏデバイス４０_ｍがＩＯＵ３０_ｎと接続される場合を一例として示している。なおここでｋとｍは一例として、１＜ｋ＜２５６＜ｍを満たすような整数である。

　図３には、図２の情報処理装置の詳細構成として、図２のＨＢＡ２０と、複数のＩＯＵ３０の一例としてＩＯＵ３０_１及びＩＯＵ３０_２を含む場合を示している。図３のＨＢＡ２０は、複数のファンクション部の一例として複数のファンクション部（Func#0～Func#255）と、マッピングテーブル２２と、ファブリック通信機能部２３とを含む。複数のファンクション部（Func#0～Func#255）については、以下では複数のファンクション部２１と称したり、ファンクション部２１_０～２１_２５５と称したりする場合がある。なおここで図３では、ファンクション部２１の数が０～２５５の合計２５６個の場合を示しているが、本発明の実施形態で複数のファンクション部の数はこれに限られず、これより多くてもよい。

　図３のＨＢＡ２０と接続されるＩＯＵ３０は、ファブリック通信機能部３１と、仮想Ｒｏｏｔ　Ｐｏｒｔ３２と、１又は複数のＩ／Ｏデバイス４０とを含む。図３では、ＩＯＵ３０_１は、ファブリック通信機能部３１と、仮想Ｒｏｏｔ　Ｐｏｒｔ３２と、Ｉ／Ｏデバイス４０とを含んでいる。また図３では、ＩＯＵ３０_２は、ファブリック通信機能部３１と、仮想Ｒｏｏｔ　Ｐｏｒｔ３２と、複数のＩ／Ｏデバイス（Ｉ／Ｏデバイス４０_０及びＩ／Ｏデバイス４０_１）とを含んでいる。

　ＨＢＡ２０の複数のファンクション部２１は、ＰＣＩｅの規格に沿ったファンクションであり、マルチファンクションデバイスとして定義する。マルチファンクションを示す箇所以外のコンフィグレーションレジスタ等については、マッピングされるＩ／Ｏデバイス４０のものをそのまま使用する。このため、マルチファンクションを示す箇所以外のコンフィグレーションレジスタ等については、ファンクション部２１には実装しない。図３では、ファンクション部２１の数が０～２５５の合計２５６個としているが、実装する数は任意である。

　マッピングテーブル２２は、ファンクション部２１とＩ／Ｏデバイス４０とのマッピングを管理する。マッピングテーブル２２が管理する情報を図４に示す。図４の「Ｆｕｎｃ番号」は、ファンクション部２１の番号を表す。図４の「ＩＯＵ番号」は、ＩＯＵ３０の番号を表しており、このＩＯＵ３０の番号は、ファンクション部２１にマッピングされたＩ／Ｏデバイス４０が搭載されているＩＯＵ３０の番号である。なお図３のＩＯＵ３０_２に示すように、１つのＩＯＵに複数のＩ／Ｏデバイス（例えば、Ｉ／Ｏデバイス４０_０及びＩ／Ｏデバイス４０_１）が搭載されることもありえる。図４の「ＩＯＵ　ＭＡＣ」は、該当するＩＯＵ３０がファブリックで通信する際に使用するＭＡＣ（Media Access Control）アドレスを表す。これにより、ファンクション部２１に対してアクセスがあった際、ファブリック通信機能を経由して、どのＩＯＵ宛にパケットを送信すればよいかが判定可能である。

　ファブリック通信機能部２３、３１は、ＨＢＡ２０とＩＯＵ３０間での接続を管理する機能を持つ。ファブリック通信機能部２３、３１によるファブリック通信機能は、接続している機器間で情報を共有する機能を含んでいる。この共有する情報は、どのＨＢＡとどのＩＯＵを論理的に接続するのか、および／または、接続先のＭＡＣアドレスが何かである。情報共有は、Ｅｘｐｒｅｓｓ　Ｅｔｈｅｒのように定期的なパケット送信やグループ管理機能によって行う。ここで得られるＭＡＣアドレスはマッピングテーブル２２に用いられる。マッピングテーブル２２の情報は、ファブリック通信機能を通してＨＢＡ２０とＩＯＵ３０との間で共有される。

　各ＩＯＵ３０の仮想ＲｏｏｔＰｏｒｔ３２は、ルーティングテーブルを含むと共に、ＲｏｏｔＰｏｒｔとして配下にあるＩ／Ｏデバイス４０に対して、仮想的なバス番号を設定する機能を持つ。設定したバス番号は、ルーティングテーブルによって管理される。ルーティングテーブルの一例を、図５に示す。

　図３のＩ／Ｏデバイス４０（４０、４０_０や４０_１）は、ＰＣＩｅの規格に沿った一般的なＩ／Ｏデバイスである。

　次に、情報処理装置と、ＩＯＵとを含む情報処理システム５０としての動作について、記載する。情報処理システム５０が起動すると、一般的にＰＣＩエニュメレーションソフトウェアによって、ＰＣＩバス番号、ＢＡＲ空間が、情報処理システム５０を構成するデバイスに割り当てられる。

　本実施形態による情報処理システム５０では、ＰＣＩエニュメレーションソフトウェアが動作する前に、ファブリック通信機能によってＨＢＡ２０とＩＯＵ３０は接続されているものとする。さらに、ＰＣＩエニュメレーションソフトウェアが動作する前に、マッピングテーブル２２にはＦｕｎｃ番号、ＩＯＵ番号、ＩＯＵ　ＭＡＣが登録済みであり、ルーティングテーブルには「Ｉ／Ｏデバイス番号」、「仮想バス番号」、「割当Ｆｕｎｃ番号」が登録済みであるものとする。

　次に、ＰＣＩエニュメレーションソフトウェアが動作することによって、デバイスにＰＣＩバス番号、ＢＡＲ空間が割り当てられる。本実施形態による情報処理システム５０では、システムによって割り当てられるＰＣＩバス番号はＨＢＡ２０の１つのみである。ＢＡＲ空間は、ファンクションごとにファンクションが要求する分だけ割り当てられる。この時、ＰＣＩエニュメレーションソフトウェアは、ファンクションが要求するＢＡＲサイズを、ファンクションが持つコンフィグレーションレジスタから取得する。

　本実施形態による情報処理システム５０では、ＰＣＩエニュメレーションソフトウェアからのコンフィグレーションレジスタへのアクセスをマッピングテーブル２２の情報を用いてＩ／Ｏデバイスにルーティングする。このマッピングテーブル２２の情報を用いたルーティングによって、Ｉ／Ｏデバイスが要求するＢＡＲサイズを取得する。これにより情報処理システム５０において、Ｉ／Ｏデバイス４０がファンクションとして認識される。取得したＢＡＲ空間はマッピングテーブルとルーティングテーブルに、図４や図５に示すような「Ｍｅｍ範囲」、「ＩＯ範囲」として登録される。次に、実際のアクセスでの手順について、順番に説明する。

　（ＣＰＵからＩ／Ｏデバイスに対してのアクセス）
　図６Ａのシーケンスチャートを参照しながら、ＣＰＵ１０からＩ／Ｏデバイス４０に対するアクセスについて説明する。ＣＰＵ１０からＨＢＡ２０に届いたパケットに対して、ＨＢＡ２０はマッピングテーブル２２を参照することによって、接続先のＩＯＵを判定する（Ｓ１１）。さらにＨＢＡ２０は、Ｓ１１で判定されたＩＯＵへ向けてこのパケットをファブリック通信機能で送信する。

　パケットを受信したＩＯＵ３０は、その仮想Ｒｏｏｔ　Ｐｏｒｔ３２のルーティングテーブルを参照する（Ｓ１２）。ＩＯＵ３０は、さらにルーティングテーブルの参照結果に基づいて、受信したパケットをＩ／Ｏデバイス４０に転送する。この時、バス番号を使ったＩＤルーティングを用いるパケットの場合、ＩＯＵ３０は、ルーティングテーブルにある仮想バス番号にバス番号を変換して、変換後のバス番号（仮想バス番号）をＩ／Ｏデバイスに転送する。これらの手順によって、ＣＰＵ１０はＩ／Ｏデバイス４０にアクセスすることができる。

　（Ｉ／ＯデバイスからＣＰＵに対してのアクセス）
　図６Ｂのシーケンスチャートを参照しながら、Ｉ／Ｏデバイス４０からＣＰＵ１０に対するアクセスについて説明する。ＩＯＵ３０は、Ｉ／Ｏデバイス４０から届いたパケットについて、その仮想Ｒｏｏｔ　Ｐｏｒｔ３２のルーティングテーブルを参照する（Ｓ２１）。ルーティングテーブルを参照した結果、届いたパケットがＣＰＵ１０宛であると判定したときには、ＩＯＵ３０はこのパケットをファブリック通信機能でＨＢＡ２０へ送信する。

　ファブリック通信機能経由でパケットを受信したＨＢＡ２０は、マッピングテーブル２２に基づいてファンクション部２１にこのパケットを転送する。

　ファンクション部２１は、パケットを自身のバス番号等（ＢＤＦ[Bus、Device、Function]番号）に付け替えてＣＰＵ１０に送信する。これらの手順によって、Ｉ／Ｏデバイス４０はＣＰＵ１０にアクセスすることができる。

　（Ｉ／ＯデバイスからＩ／Ｏデバイスに対してのアクセス）
　図６Ｃのシーケンスチャートを参照しながら、Ｉ／Ｏデバイス４０_１から他のＩ／Ｏデバイス４０_２に対するアクセスについて説明する。Ｉ／Ｏデバイス４０_１から届いたパケットに対して、このＩ／Ｏデバイス４０_１を含むＩＯＵ３０は、仮想Ｒｏｏｔ　Ｐｏｒｔ３２のルーティングテーブルを参照する（Ｓ３１）。

　ルーティングテーブルを参照した結果、届いたパケットがＩ／Ｏデバイス４０_２宛であると判定したときには、ＩＯＵ３０は、ＨＢＡ２０から共有されているマッピングテーブルから対象Ｉ／Ｏデバイス４０_２が接続されているＩＯＵ３０を判定する（Ｓ３２）。さらにＩＯＵ３０は、ファブリック通信機能経由でＩＯＵ３０間でパケットを直接送信する。

　ファブリック通信機能経由でパケットを受信したＩＯＵ３０は、その仮想Ｒｏｏｔ　Ｐｏｒｔ３２のルーティングテーブルを参照し、ルーティングテーブルの参照結果に基づいて、受信したパケットをＩ／Ｏデバイス４０_２に転送する。この時、バス番号を使ったＩＤルーティングを用いるパケットの場合、ルーティングテーブルにある仮想バス番号に変換してＩ／Ｏデバイスに転送する。これらの手順によって、Ｉ／Ｏデバイス４０_１は他のＩ／Ｏデバイス（Ｉ／Ｏデバイス４０_２）にアクセスすることができる。

　（実施形態の効果）
　本実施形態の情報処理装置によれば、ＰＣＩ　Ｅｘｐｒｅｓｓ規格のバス番号による数を越えて、ＰＣＩ　Ｅｘｐｒｅｓｓ規格に沿ったＩ／Ｏデバイスを１つの情報処理システムに接続することができる。具体的には、ＰＣＩ　Ｅｘｐｒｅｓｓ規格に沿ったＩ／Ｏデバイスを、１つの情報処理システムに２５７以上接続することができる。補足すると、バス番号が８ｂｉｔで定義されているＰＣＩ　Ｅｘｐｒｅｓｓ規格の仕様上の上限の数（２５６デバイス）を越えて、１つの情報処理システムに２５７以上のデバイスを接続することができる。これにより、様々なシステムが構築可能となる。

　図２や図３に示される情報処理システム５０では、ＨＢＡ２０が、マッピングテーブル２２を有しており、アクセスの際にマッピングテーブル２２を参照する。マッピングテーブル２２では、複数のファンクション部２１のファンクション（Func#0～Func#255）とファブリックに接続されるＩ／Ｏデバイス４０とを対応付けてマッピングしている。言い換えると、マッピングテーブル２２は、ファブリックの先に接続したＩ／Ｏデバイス４０を、ＨＢＡ２０内のマルチファンクションにマッピングさせている。これによって、特殊なソフトウェアを用意することなく、認識できるデバイスの数を増加させることができる。その結果、図２や図３に示される情報処理システム５０では、２５７以上のＩ／Ｏデバイス（ＰＣＩｅ規格）を認識させることができる。

　〔その他の実施形態〕
　以上、本発明の好ましい実施形態を説明したが、本発明はこれに限定されるものではない。図３の情報処理装置の詳細構成では０～２５５のファンクション部２１（２１_０～２１_２５５）を有する場合を示しているが、複数のファンクション部２１の数はこれに限られず、ファンクション部２１を実装する数は任意である。また、図２の情報処理装置において、ファブリック２５の先にあるＩＯＵ３０（３０_１、…、３０_ｋ、…、３０_ｎ）の数や、ＩＯＵ３０の配下にあるＩ／Ｏデバイス４０（４０_１、…、４０_ｋ、…、４０_ｍ）の数も任意である。

　本発明の上述した実施形態を用いると、１つのバス番号に対して最大で２５６デバイスを接続可能となる。そのため、６０，０００以上のデバイスをシステムに接続できるが、システムソフトウェアがそのような構成に対応できない場合もありえる。その場合、システムソフトウェアが対応できる上限を想定し、想定された上限までのファンクション数に制限する等も考えられる。請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲に含まれることはいうまでもない。

　上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）中央処理装置と、ＰＣＩ　Ｅｘｐｒｅｓｓ規格に沿ったＩ／Ｏ（Input/Output）デバイスがファブリックに接続されるホストバスアダプタと、を有する情報処理装置であって、
　前記ホストバスアダプタは、ＰＣＩ　Ｅｘｐｒｅｓｓ規格の入出力インターフェースであり、少なくとも１つの前記Ｉ／Ｏデバイスを含むＩＯＵ（Input/Output Unit）とファブリック通信機能で通信するものであり、
　前記ホストバスアダプタは、ＰＣＩ　Ｅｘｐｒｅｓｓ規格に沿った複数のファンクションを含む機能部と、前記機能部のファンクションと前記ファブリックに接続される外部のＩ／Ｏデバイスとを対応付けてマッピングするマッピングテーブルと、を含む
情報処理装置。
（付記２）少なくとも１つの前記Ｉ／Ｏデバイスを含むＩＯＵが、仮想Ｒｏｏｔ　Ｐｏｒｔを含む、
付記１に記載の情報処理装置。
（付記３）前記仮想Ｒｏｏｔ　Ｐｏｒｔは、ルーティングテーブルを含み、
　前記仮想Ｒｏｏｔ　Ｐｏｒｔは、前記ファブリック通信機能を経由して受信したパケットを、前記ルーティングテーブルに基づいて対応するＩ／Ｏデバイスに転送する、
付記２に記載の情報処理装置。
（付記４）中央処理装置と、ＰＣＩ　Ｅｘｐｒｅｓｓ規格に沿ったＩ／Ｏ（Input/Output）デバイスがファブリックに接続されるホストバスアダプタと、を有する情報処理装置の制御方法であって、
　前記ホストバスアダプタは、ＰＣＩ　Ｅｘｐｒｅｓｓ規格の入出力インターフェースであり、
　前記ホストバスアダプタは、ＰＣＩ　Ｅｘｐｒｅｓｓ規格に沿った複数のファンクションと前記ファブリックに接続される外部のＩ／Ｏデバイスとを対応付けたマッピングテーブルを参照して、少なくとも１つの前記Ｉ／Ｏデバイスを含むＩＯＵ（Input/Output Unit）とファブリック通信機能で通信する、
情報処理装置の制御方法。

　この出願は、２０２１年１２月１６日に出願された日本出願特願２０２１－２０４３５９を基礎とする優先権を主張し、その開示の全てをここに取り込む。

　１０　　ＣＰＵ
　２０　　ＨＢＡ
　２１、２１_０～２１_２５５　　ファンクション部
　２２　　マッピングテーブル
　２３　　ファブリック通信機能部
　２５　　ファブリック
　３０、３０_１～３０_ｋ、３０_ｎ　　ＩＯＵ
　３１　　ファブリック通信機能部
　３２　　仮想Ｒｏｏｔ　Ｐｏｒｔ
　４０、４０_１～４０_ｋ、４０_ｎ　　Ｉ／Ｏデバイス
　５０　　情報処理システム
　１００　　ホストバスアダプタ
　１０１　　機能部
　１０２　　マッピングテーブル
　１１０　　ＩＯＵ
　１１１　　Ｉ／Ｏデバイス

Claims (4)

1. 　中央処理装置と、ＰＣＩ　Ｅｘｐｒｅｓｓ規格に沿ったＩ／Ｏ（Input/Output）デバイスがファブリックに接続されるホストバスアダプタと、を有する情報処理装置であって、
   　前記ホストバスアダプタは、ＰＣＩ　Ｅｘｐｒｅｓｓ規格の入出力インターフェースであり、少なくとも１つの前記Ｉ／Ｏデバイスを含むＩＯＵ（Input/Output Unit）とファブリック通信機能で通信するものであり、
   　前記ホストバスアダプタは、ＰＣＩ　Ｅｘｐｒｅｓｓ規格に沿った複数のファンクションを含む機能部と、前記機能部のファンクションと前記ファブリックに接続される外部のＩ／Ｏデバイスとを対応付けてマッピングするマッピングテーブルと、を含む
   情報処理装置。
2. 　少なくとも１つの前記Ｉ／Ｏデバイスを含むＩＯＵが、仮想Ｒｏｏｔ　Ｐｏｒｔを含む、
   請求項１に記載の情報処理装置。
3. 　前記仮想Ｒｏｏｔ　Ｐｏｒｔは、ルーティングテーブルを含み、
   　前記仮想Ｒｏｏｔ　Ｐｏｒｔは、前記ファブリック通信機能を経由して受信したパケットを、前記ルーティングテーブルに基づいて対応するＩ／Ｏデバイスに転送する、
   請求項２に記載の情報処理装置。
4. 　中央処理装置と、ＰＣＩ　Ｅｘｐｒｅｓｓ規格に沿ったＩ／Ｏ（Input/Output）デバイスがファブリックに接続されるホストバスアダプタと、を有する情報処理装置の制御方法であって、
   　前記ホストバスアダプタは、ＰＣＩ　Ｅｘｐｒｅｓｓ規格の入出力インターフェースであり、
   　前記ホストバスアダプタは、ＰＣＩ　Ｅｘｐｒｅｓｓ規格に沿った複数のファンクションと前記ファブリックに接続される外部のＩ／Ｏデバイスとを対応付けたマッピングテーブルを参照して、少なくとも１つの前記Ｉ／Ｏデバイスを含むＩＯＵ（Input/Output Unit）とファブリック通信機能で通信する、
   情報処理装置の制御方法。

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