KR20060038821A

KR20060038821A - Manufacturing method of semiconductor device

Info

Publication number: KR20060038821A
Application number: KR1020040087980A
Authority: KR
Inventors: 최기수; 박석광
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-11-01
Filing date: 2004-11-01
Publication date: 2006-05-04

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 넓은 영역에 패턴이 없는 부분이나, 한 방향으로 연장된 반복 패턴을 구비하는 반도체소자에서 웨이퍼 가공에서부터 모듈 제작까지의 모든 제조 공정에서 발생하는 열이나 온도 스트레스를 패턴의 상부나 하부에 더미 패턴을 형성하여 스트레스가 증가되어 전달되는 것을 방지하였으므로, 별도 공정의 추가 없이 열 및 온도 스트레스에 의한 크랙 발생을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, wherein heat or temperature generated in all manufacturing processes from wafer processing to module fabrication in a semiconductor device having a portion without a pattern in a wide area or a repeating pattern extending in one direction. Since the dummy pattern is formed on the upper or lower part of the stress to prevent the stress from being transmitted, it is possible to improve the process yield and the reliability of device operation by preventing cracks caused by heat and temperature stress without adding a separate process. have.

열 스트레스, 온도 스트레스, 더미패턴 Heat stress, temperature stress, dummy pattern

Description

Manufacturing method of semiconductor device

도 1은 종래 기술에 따라 형성된 반도체소자의 단면 SEM 사진. 1 is a cross-sectional SEM photograph of a semiconductor device formed according to the prior art.

도 2는 도 1에서의 크랙 부분을 확대한 SEM 사진. FIG. 2 is an enlarged SEM photograph of the crack portion in FIG. 1. FIG.

도 3은 본 발명의 원리를 설명하기 위한 개략도.3 is a schematic diagram illustrating the principle of the present invention;

도 4는 본 발명에 따라 더미 패턴이 형성된 상태의 반도체소자의 개략도.
4 is a schematic view of a semiconductor device with a dummy pattern formed in accordance with the present invention.

<도면의 주요 부분에 대한 부호의 설명> <Explanation of symbols for the main parts of the drawings>

10, 20 : 반도체 기판 12 : 게이트전극 10, 20: semiconductor substrate 12: gate electrode

14, 24 : 비트라인 26 : 더미패턴
14, 24: bit line 26: dummy pattern

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 한 방향으로 연장된 다수개의 패턴을 가지는 반도체소자에서 온도나 열 스트레스로 인하여 크랙이 발생되는 것을 별다른 공정의 추가 없이 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, in a semiconductor device having a plurality of patterns extending in one direction, cracks are prevented from occurring due to temperature or thermal stress without additional process, thereby improving process yield and device operation. It relates to a method for manufacturing a semiconductor device that can improve the reliability.

최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다. The recent trend of high integration of semiconductor devices has been greatly influenced by the development of fine pattern formation technology, and the miniaturization of photoresist patterns, which are widely used as masks such as etching or ion implantation processes, are essential in the manufacturing process of semiconductor devices.

이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력 등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.
The resolution (R) of the photoresist pattern is closely related to the material of the photoresist itself or the adhesion to the substrate. It is inversely proportional to the lens aperture (NA, numerical aperture) of the device.

여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다. Here, the wavelength of the light source is reduced to improve the optical resolution of the reduced exposure apparatus. For example, the G-line and i-line reduced exposure apparatus having wavelengths of 436 and 365 nm have a process resolution of a line / space pattern. The limit is about 0.7 and 0.5 μm, respectively, and in order to form a fine pattern of 0.5 μm or less, deeper ultra violet (DUV) wavelengths, for example, KrF laser having a wavelength of 248 nm or 193 nm An exposure apparatus using an ArF laser as a light source should be used.

또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다. In addition to the reduction exposure apparatus, the process method includes a method of using a phase shift mask as a photo mask, or forming a separate thin film on the wafer to improve image contrast. A contrast enhancement layer (CEL) method or a tri layer resister (hereinafter referred to as a TLR) method in which an intermediate layer such as spin on glass (SOG) is interposed between two photoresist layers. In addition, a silicide method for selectively injecting silicon into the upper side of the photosensitive film has been developed to lower the resolution limit.

지속적인 고집적화로 인하여 패턴의 크기는 감소되므로 하지층과의 접착 면적은 감소되고, 다층 공정으로 인하여 온도나 열 스트레스는 증가되어 도 1 및 도 2에 도시되어 있는 바와 같이, 물질들의 계면에 진행성 크랙이 발생된다. 이러한 크랙들은 넓은 영역에 패턴이 없거나, 동일한 방향으로 연장된 패턴들일 경우 웨이퍼 제조 공정이나, 테스트 공정, 패키지 공정 및 모듈 제작 공정 등의 모든 단계에서 자주 발생된다. As the size of the pattern decreases due to continuous high integration, the adhesion area with the underlying layer is reduced, and the temperature or heat stress is increased due to the multilayer process, and as shown in FIGS. 1 and 2, progressive cracks are formed at the interface of the materials. Is generated. Such cracks are frequently generated at all stages of the wafer fabrication process, the test process, the package process, and the module fabrication process when there are no patterns in a large area or patterns extending in the same direction.

상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 웨이퍼에서 모듈까지의 모든 반도체소자의 제조단계에서 온도 및 열 스트레스를 받게되는데, 주변회로 영역과 같이 넓은 영역에 패턴이 없는 경우 스트레스 성질이 다른 물질이 겹겹이 싸여 있어 물질들간의 스트레스가 증가되고, 금속배선 콘택 가이드와 같이 스트레스가 전달되지 않는 부분과 만나면 크랙이 발생한다. The method of manufacturing a semiconductor device according to the prior art as described above is subject to temperature and thermal stress in the manufacturing steps of all semiconductor devices from the wafer to the module. In the absence of a pattern in a wide area such as a peripheral circuit area, a material having different stress properties This layer is enclosed so that the stress between the materials increases, and cracks are generated when they come into contact with non-stress parts such as metal contact guides.

또한 도 3에 도시되어 있는 바와 같이, 반도체기판(10)상에 워드라인(12) 또는 비트라인(14) 등과 같이 한 방향으로 연장된 반복 패턴의 경우에 연장 방향으로 스트레스가 작용하여 크랙이 발생되는 문제점이 있다.
In addition, as shown in FIG. 3, in the case of a repetitive pattern extending in one direction such as a word line 12 or a bit line 14 on the semiconductor substrate 10, stress occurs in the extending direction to cause cracks. There is a problem.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 넓은 영역에 패턴이 없는 영역이나, 한 방향으로 연장된 다수의 반복 패턴의 경우 이전 절연막 도포 및 식각 단계에서 더미 패턴을 형성하여 스트레스가 한 방향으로 전달되지 않도록 하여 크랙 발생을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다. The present invention is to solve the above problems, an object of the present invention is to form a dummy pattern in the previous insulating film coating and etching step in the case of a region having no pattern in a wide area, or a plurality of repeating patterns extending in one direction The present invention provides a method of manufacturing a semiconductor device that prevents cracks from being transmitted in one direction, thereby improving process yield and reliability of device operation.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법의 특징은, Features of the semiconductor device manufacturing method according to the present invention for achieving the above object,

반도체소자의 제조방법에 있어서, In the method of manufacturing a semiconductor device,

절연막 증착 및 식각 공정시 열 및 온도 스트레스가 전달되는 패턴의 하부에 더미패턴을 형성하는 것을 특징으로 한다.The dummy pattern is formed under the pattern through which heat and temperature stresses are transferred during the deposition and etching of the insulating layer.

또한 본 발명의 다른 특징은, 상기 더미패턴이 원형 또는 사각 형상인 것을 특징으로 한다. In addition, another feature of the present invention is characterized in that the dummy pattern has a circular or square shape.

또한 본 발명의 또 다른 특징은, In addition, another feature of the present invention,

절연막 증착 및 식각 공정시 열 및 온도 스트레스가 전달되는 패턴의 상부에 더미패턴을 형성하는 것을 특징으로 한다. The dummy pattern may be formed on an upper portion of the pattern through which heat and temperature stresses are transferred during the deposition and etching of the insulating layer.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다. Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 도면으로서, 반도체기판(20) 상에 한 방향으로 연장된 반복 패턴, 예를 들어 비트라인(24)이 형성되어 있으며, 상기 비트라인(24)의 하부에는 전 단계에 형성된 층간절연막으로된 직사각 형상의 더미패턴(26)이 형성되어 있다. 4 is a view for explaining a method of manufacturing a semiconductor device according to the present invention. A repeating pattern extending in one direction, for example, a bit line 24, is formed on a semiconductor substrate 20. A dummy pattern 26 having a rectangular shape made of an interlayer insulating film formed in the previous step is formed below the 24.

상기와 같은 더미 패턴은 사각 형상이나 원형으로 형성할 수 있으며, 하부의 더미 패턴을 가로 방향으로 형성하면, 그 상부의 더미는 세로 방향으로 형성하여 스트레스 방향을 서로 상쇄시키고, 더미 패턴은 패턴의 상하에 선택적으로 형성하거나, 상하 모두에 형성할 수도 있다. The dummy pattern as described above may be formed in a rectangular shape or a circular shape. When the dummy pattern in the lower part is formed in the horizontal direction, the dummy in the upper part is formed in the vertical direction to cancel the stress direction from each other, and the dummy pattern is formed on the top and bottom of the pattern. It may be formed selectively in the above, or may be formed both up and down.

통상의 DRAM 공정에서는 제1층간절연막은 소자분리 산화막이나 게이트전극 또는 랜딩플러그의 더미 패턴으로 사용할 수 있고, 제2층간절연막은 비트라인이나 전하저장전극 콘택의 더미 패턴으로 사용할 수 있으며, 제3층간절연막은 전하저장전극이나 플레이트전극 더미 패턴으로 사용할 수 있다. In a conventional DRAM process, the first interlayer insulating film may be used as a dummy pattern of an element isolation oxide film, a gate electrode, or a landing plug, and the second interlayer insulating film may be used as a dummy pattern of a bit line or a charge storage electrode contact. The insulating film can be used as a charge storage electrode or a plate electrode dummy pattern.

이는 주변회로영역과 같이 넓은 영역에 패턴이 없는 경우나, 한 방향으로 연장된 다수의 반복 패턴의 경우 모두에 적용할 수 있다. This can be applied to the case where there is no pattern in a wide area such as the peripheral circuit area or in the case of a plurality of repetitive patterns extending in one direction.

상기한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은 넓은 영역에 패턴이 없는 부분이나, 한 방향으로 연장된 반복 패턴을 구비하는 반도체소자에서 웨이퍼 가공에서부터 모듈 제작까지의 모든 제조 공정에서 발생하는 열이나 온도 스트레스를 패턴의 상부나 하부에 더미 패턴을 형성하여 스트레스가 증가되어 전달되는 것을 방지하였으므로, 별도 공정의 추가 없이 열 및 온도 스트레스에 의한 크랙 발생을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다. As described above, the method of manufacturing a semiconductor device according to the present invention may occur in all manufacturing processes from wafer processing to module fabrication in a semiconductor device having a portion having no pattern in a wide area or a repeating pattern extending in one direction. Since a dummy pattern is formed at the top or the bottom of the pattern to prevent the stress from being increased and transmitted, the cracks caused by the heat and the temperature stress are prevented without the addition of a separate process, thereby improving process yield and reliability of device operation. There is an advantage that can be improved.

Claims

In the method of manufacturing a semiconductor device,

A method of manufacturing a semiconductor device, characterized in that a dummy pattern is formed under a pattern through which heat and temperature stresses are transferred during an insulating film deposition and etching process.

The method of claim 1, wherein the dummy pattern has a circular or square shape.

In the method of manufacturing a semiconductor device,

A method of manufacturing a semiconductor device, comprising forming a dummy pattern on top of a pattern through which heat and temperature stresses are transferred during an insulating film deposition and etching process.