KR20060076677A

KR20060076677A - Method for manufacturing semiconductor device

Info

Publication number: KR20060076677A
Application number: KR1020040115441A
Authority: KR
Inventors: 윤훈상; 정선화
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-12-29
Filing date: 2004-12-29
Publication date: 2006-07-04

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 주변회로영역 상에 형성되는 비트라인의 불량 원인인 하지층의 단차를 방지하기 위한 PMOS 및 NMOS 형성시의 감광막 패턴의 중첩 부분을 최소화하여 단차를 제거하고, 스크라이브 라인에서의 비트라인 에지 부분에 스페이스와 더미 패턴을 형성하여 셀영역과 유사한 패턴이 형성되도록 하였으므로, 하지층 단차에 의한 비트라인 프로파일을 양호하게 하고, 패턴 밀도차에 의한 패턴 불량을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, the step of minimizing the overlapped portion of the photoresist pattern when forming the PMOS and NMOS to prevent the step of the underlying layer, which is the cause of the defect of the bit line formed on the peripheral circuit region, is minimized. By eliminating the space and dummy patterns at the bit line edges of the scribe lines to form patterns similar to those of the cell regions, the bit line profile due to the ground layer step is improved and the pattern defect due to the pattern density difference is eliminated. This can improve process yield and reliability of device operation.

PMOS, NMOS, 스크라이브 라인, 주변회로영역 PMOS, NMOS, scribe line, peripheral circuit area

Description

Method for manufacturing semiconductor device

도 1은 종래 기술에 따른 반도체 웨이퍼의 테스트 맵.1 is a test map of a semiconductor wafer according to the prior art.

도 2a 및 도 2b는 종래 기술에 따라 불량이 발생된 상태의 평면 SEM 사진. 2A and 2B are planar SEM photographs of a state in which a defect is generated according to the prior art.

도 3은 종래 기술에 따라 주변회로영역에 불량이 발생된 상태의 단면 SEM 사진. 3 is a cross-sectional SEM photograph of a state in which a defect occurs in a peripheral circuit area according to the prior art.

도 4는 종래 기술에 따라 스크라이브 라인에 불량이 발생된 상태의 평면 SEM 사진. 4 is a planar SEM photograph of a state in which a defect is generated in a scribe line according to the related art.

도 5는 본 발명에 따른 반도체소자의 주변회로영역의 단면 SEM 사진. 5 is a cross-sectional SEM photograph of the peripheral circuit region of the semiconductor device according to the present invention.

도 6은 본 발명에 따른 반도체소자의 스크라이브 라인의 평면 SEM 사진.
6 is a planar SEM photograph of a scribe line of a semiconductor device according to the present invention.

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 주변회로영역과 스크라이브 라인의 패턴 부분에서 비트라인의 잔류물로 인하여 발생하는 단락이나 단선 등의 패턴 불량을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and in particular, to prevent process defects such as short circuits or disconnections caused by residues of bit lines in the peripheral circuit region and the pattern portion of the scribe line, thereby improving process yield and reliability of device operation. A method for manufacturing a semiconductor device that can be improved.

최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다. The recent trend of high integration of semiconductor devices has been greatly influenced by the development of fine pattern formation technology, and the miniaturization of photoresist patterns, which are widely used as masks such as etching or ion implantation processes, are essential in the manufacturing process of semiconductor devices.

이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력 등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다. The resolution (R) of the photoresist pattern is closely related to the material of the photoresist itself or the adhesion to the substrate. It is inversely proportional to the lens aperture (NA, numerical aperture) of the device.

여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다. Here, the wavelength of the light source is reduced to improve the optical resolution of the reduced exposure apparatus. For example, the G-line and i-line reduced exposure apparatus having wavelengths of 436 and 365 nm have a process resolution of a line / space pattern. The limit is about 0.7 and 0.5 μm, respectively, and in order to form a fine pattern of 0.5 μm or less, deeper ultra violet (DUV) wavelengths, for example, KrF laser having a wavelength of 248 nm or 193 nm An exposure apparatus using an ArF laser as a light source should be used.

또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다. In addition to the reduction exposure apparatus, the process method includes a method of using a phase shift mask as a photo mask, or forming a separate thin film on the wafer to improve image contrast. A contrast enhancement layer (CEL) method or a tri layer resister (hereinafter referred to as a TLR) method in which an intermediate layer such as spin on glass (SOG) is interposed between two photoresist layers. In addition, a silicide method for selectively injecting silicon into the upper side of the photosensitive film has been developed to lower the resolution limit.

일반적인 반도체소자의 제조 공정은 반도체기판상에 소자분리 산화막과 MOS, 캐패시터 및 비트라인등을 형성하고, 제1 및 제2금속배선을 형성한 후에 페시베이션막을 형성하여 소자를 완성한 후, 전기적 검사와 퓨즈 리페어 등을 실시하고, 패키징하여 완성된다. A general semiconductor device manufacturing process is to form a device isolation oxide film, a MOS, a capacitor, and a bit line on a semiconductor substrate, and to form a passivation film after forming the first and second metal wirings, and then to complete the device. Fuse repair etc. is performed and packaged, and it is completed.

여기서 상기 소자는 반도체 웨이퍼의 셀영역과 주변회로영역 및 스크라이브 라인간의 패턴 밀도 차이나 하지층의 평탄화 불균일등의 이유로 비트라인의 잔류물이 남게되어 프루브 테스트시 불량이 되거나, 모듈 상태에서의 프리-프로턱트 테스트나, 모듈 사용도중에 불량이 발생하여 공정 수율 및 소자 동작의 신뢰성을 떨어뜨리는 문제점이 있다. In this case, the device may have a residue of the bit line due to a pattern density difference between the cell region, the peripheral circuit region and the scribe line of the semiconductor wafer, or the unevenness of the underlying layer. There is a problem in that a defect occurs during the chuck test or the module use, thereby lowering the process yield and the reliability of device operation.

도 1은 종래 기술에 따라 제조된 반도체 웨이퍼의 프루브 테스트 맵으로서, 웨이퍼의 에지 부분에 블록상 불량이 발생되는데, 이러한 불량은 하지층의 단차에 의하여 배선의 일부가 단차지게 형성되어 단선이 되거나, 사용 중에 단락되는 등의 불량의 원인이 되며, (도 2a 참조), 비트라인 잔류물에 의해 상부 배선이 단락되는 등의 불량이 발생된다. (도 2b 참조).1 is a probe test map of a semiconductor wafer manufactured according to the prior art, in which block-like defects are generated at edge portions of the wafer. It causes a defect such as a short circuit during use (see Fig. 2A), and a defect such as a short circuit of the upper wiring by the bit line residue occurs. (See FIG. 2B).

이러한 불량 발생을 유형별로 살펴보면 다음과 같다. The occurrence of such defects by type is as follows.

먼저, 하지층 단차에 의한 것으로 그 중요한 원인이 되는 것중 하나가, PMOS와 NMOS 형성 공정에서 나타나게 된다. First, one of the important causes due to the underlayer difference appears in the PMOS and NMOS forming steps.

종래 주변회로영역에서의 MOS의 제조 공정을 살펴보면 다음과 같다. Looking at the manufacturing process of the MOS in the conventional peripheral circuit area as follows.

먼저, 반도체기판 상에 소자분리 산화막과 게이트산화막 및 하드마스크층 패턴과 중첩되어 있는 게이트전극을 형성하고, 상기 구조의 전표면에 절연 스페이서 가 되는 스페이서 절연막을 도포하여 평탄화시킨다. First, a gate electrode overlapping the device isolation oxide film, the gate oxide film, and the hard mask layer pattern is formed on the semiconductor substrate, and the planarization is performed by applying a spacer insulating film, which is an insulating spacer, to the entire surface of the structure.

그다음 상기 반도체기판에서 PMOS 영역으로 예정되어 있는 부분을 오픈 시키는 PMOS용의 제1감광막 패턴을 NMOS 영역 상에 형성하고, 상기 노출된 PMOS 영역의 스페이서 절연막을 전면 식각하여 게이트전극과 하드마스크층 패턴의 측벽에 절연 스페이서를 형성하고, 노출되는 반도체기판에 P형 불순물을 이온주입하여 PMOS를 형성한다. Then, a first photoresist film pattern for PMOS is formed on the NMOS region to open a predetermined portion of the semiconductor substrate to the PMOS region, and the entire surface of the spacer insulating film of the exposed PMOS region is etched to form a gate electrode and a hard mask layer pattern. An insulating spacer is formed on the sidewall and P-type impurities are implanted into the exposed semiconductor substrate to form a PMOS.

그 후, 상기 제1감광막 패턴을 제거하고, 세정 공정을 진행한 후, 상기 PMOS 영역 상에 NMOS 영역을 오픈 시키는 NMOS용의 제2감광막 패턴을 형성하고, 노출된 NMOS 영역의 스페이서 절연막을 식각하여 스페이서를 형성한 후, N형 불순물을 반도체기판에 이온주입하여 NMOS를 형성한다. Thereafter, the first photoresist layer pattern is removed and a cleaning process is performed. A second photoresist layer pattern for NMOS, which opens an NMOS region, is formed on the PMOS region, and the spacer insulation layer of the exposed NMOS region is etched. After forming the spacer, N-type impurities are implanted into the semiconductor substrate to form an NMOS.

이러한 과정을 거쳐 주변회로영역에 PMOS 및 NMOS를 형성하고, 후속 공정을 진행하게 되는데, 여기서 상기 제1 및 제2감광막 패턴이 서로 일정 부분 오버랩 되게 형성되어 PMOS와 NMOS의 경계 지역은 두차례의 식각 공정을 거치게되어 다른 지역과 단차가 지게되므로, 후속 비트라인 형성 공정시 도 3에서와 같이, 주변회로영역의 PMOS 및 NMOS 경계 지역에서 비트라인이 굴곡진 프로파일을 가지게되어 전기적 단선이나, 단락의 원인이 되는 문제점이 있다. Through this process, the PMOS and the NMOS are formed in the peripheral circuit region, and the subsequent process is performed, wherein the first and second photoresist patterns are partially overlapped with each other so that the boundary region between the PMOS and the NMOS is etched twice. Since the process is stepped from other areas, the bit line has a curved profile in the PMOS and NMOS boundary areas of the peripheral circuit area as shown in FIG. There is a problem.

또한 도 4에 도시되어 있는 바와 같이, 스크라이브 라인 상에 각종 패턴, 예를 들어 워드라인과 비트라인, 전하저장전극 콘택 및 비트라인 콘택 등을 형성하게 되는데, 이때 메인 칩 부분과는 패턴의 밀도 차이가 있어 비트라인의 에지 부분에서 배선이 단락되는 불량이 발생되는 문제점이 있다.
In addition, as shown in FIG. 4, various patterns are formed on the scribe line, for example, word lines and bit lines, charge storage electrode contacts, and bit line contacts. There is a problem that a short circuit occurs at the edge portion of the bit line short circuit.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 주변회로영역이나 스크라이브 라인에서의 비트라인 이상 형성을 방지하여 전기 테스트나 프리 프로턱트 테스트시의 불량발생을 방지하고 사용시의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
The present invention is to solve the above problems, an object of the present invention is to prevent the occurrence of bit line abnormality in the peripheral circuit area or scribe line to prevent the occurrence of defects during electrical test or pre-pret test and reliability in use It is to provide a method of manufacturing a semiconductor device that can improve the.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은, Features of the semiconductor device manufacturing method according to the present invention for achieving the above object,

셀영역 및 주변회로영역과, PMOS 및 NMOS 영역을 구비하는 반도체소자의 제조방법에 있어서, In the semiconductor device manufacturing method comprising a cell region and a peripheral circuit region, and a PMOS and NMOS region,

상기 주변회로영역의 PMOS 및 NMOS 형성시 PMOS 마스크와 NMOS가 중첩되지 않도록 하여 형성함에 있다. In forming the PMOS and the NMOS in the peripheral circuit region, the PMOS mask and the NMOS are not overlapped.

또한 본 발명의 다른 특징은, In addition, another feature of the present invention,

칩영역 및 스크라이브 라인 영역을 구비하는 반도체소자의 제조방법에 있어서, In the method of manufacturing a semiconductor device having a chip region and a scribe line region,

상기 스크라이브 라인 상에 형성되는 비트라인 패턴의 에지 부분에 패턴 밀도 증가를 위한 더미패턴을 형성하는 것을 특징으로 한다. The dummy pattern for increasing the pattern density may be formed at an edge portion of the bit line pattern formed on the scribe line.

또한 본 발명의 또 다른 특징은, 상기 더미 패턴은 라인 패턴이거나 섬패턴 이거나, 상기 비트라인 에지의 더미패턴과 본 패턴 사이에 스페이스를 가지도록 형성하는 것을 특징으로 한다. In still another aspect, the dummy pattern may be a line pattern or an island pattern, or may have a space between the dummy pattern of the bit line edge and the present pattern.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다. Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

본 발명에 따른 반도체소자의 제조방법은 주변회로영역과 스크라이브 라인에서의 비트라인 불량을 방지하는 것으로서, 주변회로영역과 스크라이브 라인을 나누어 살펴본다. The method of manufacturing a semiconductor device according to the present invention prevents bit line defects in the peripheral circuit region and the scribe line, and looks at the peripheral circuit region and the scribe line.

먼저, 도시되어 있지는 않으나, 셀영역 및 주변회로영역과, PMOS 및 NMOS 영역을 구비하는 실리콘 웨이퍼 등의 반도체기판상에 소자분리 산화막과 게이트절연막을 형성하고, 상기 게이트절연막상에 하드마스크층 패턴과 중첩되어 있는 게이트전극을 형성한 후, 상기 구조의 전표면에 스페이서용 절연막을 형성하여 평탄화시킨다. First, although not shown, a device isolation oxide film and a gate insulating film are formed on a semiconductor substrate such as a silicon wafer having a cell region and a peripheral circuit region, a PMOS and an NMOS region, and a hard mask layer pattern on the gate insulating film. After the overlapping gate electrode is formed, an insulating film for spacers is formed on the entire surface of the structure and planarized.

그다음 상기 반도체기판에서 PMOS 영역으로 예정되어 있는 부분을 오픈 시키는 PMOS용의 제1감광막 패턴을 이용하여 상기 PMOS 영역 상의 절연막을 식각하여 스페이서를 형성하고, P 불순물 이온주입으로 PMOS를 형성하고, NMOS 영역으로 예정되어 있는 부분을 오픈 시키는 PMOS용의 제2감광막 패턴을 이용하여 상기 NMOS 영역 상의 절연막을 식각하여 스페이서를 형성하고, N 불순물 이온주입으로 NMOS를 형성한다. 이때, 상기 제1 및 제2감광막 패턴은 서로 중첩되는 영역이 없도록 하거나 최소가 되도록 형성하고, 특히 주변회로영역에서 중첩이 감소되도록 형성한다. Then, an insulating film on the PMOS region is etched using a first photoresist pattern for PMOS that opens a portion of the semiconductor substrate, which is intended to be a PMOS region, to form a spacer, a PMOS is formed by implanting P impurity ions, and an NMOS region. The insulating film on the NMOS region is etched using the second photoresist film pattern for opening the predetermined portion of the PMOS to form a spacer, and an NMOS is formed by implanting N impurity ions. In this case, the first and second photoresist layer patterns may be formed to have no or overlapping regions, and particularly, to reduce overlap in the peripheral circuit region.

상기와 같이 PMOS 및 NMOS를 정의하기 위한 감광막 패턴들이 서로 중첩되지 않도록 형성하면, 도 5에 도시되어 있는 바와 같이, 주변 지역과의 단차가 감소되어 양호한 비트라인이 프로파일을 가진다. If the photoresist patterns for defining the PMOS and NMOS are formed so as not to overlap with each other as described above, as shown in FIG. 5, the step difference with the surrounding area is reduced, so that a good bit line has a profile.

또한 칩영역과 스크라이브 라인을 구비하는 반도체 웨이퍼의 스크라이브 라인 상에 형성되는 각종 패턴들중 비트라인 패턴의 에지부에 일정 간격의 스페이스를 두고, 라인의 더미 패턴들을 형성하여 주면, 도 6에 도시되어 있는 바와 같은, 양호한 패턴이 형성되어 진다. 여기서 상기 더미 패턴은 섬패턴으로 형성할 수도 있다. In addition, among the various patterns formed on the scribe lines of the semiconductor wafer including the chip region and the scribe lines, dummy patterns of the lines are formed at regular intervals at edge portions of the bit line patterns, and are shown in FIG. 6. As can be seen, a good pattern is formed. The dummy pattern may be formed as an island pattern.

이는 칩영역과 유사한 패턴 간격을 유지하므로 써, 안정적으로 패턴이 형성되도록 하는 것으로서, 상기 스페이스는 디자인 룰이 허용하는 한계내의 일정 길이 이상이 되지 않도록 한다.
This is to maintain the pattern spacing similar to the chip area, so that the pattern is formed stably, so that the space is not more than a predetermined length within the limit allowed by the design rule.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은 주변회로영역 상에 형성되는 비트라인의 불량 원인인 하지층의 단차를 방지하기 위한 PMOS 및 NMOS 형성시의 감광막 패턴의 중첩 부분을 최소화하여 단차를 제거하고, 스크라이브 라인에서의 비트라인 에지 부분에 스페이스와 더미 패턴을 형성하여 셀영역과 유사한 패턴이 형성되도록 하였으므로, 하지층 단차에 의한 비트라인 프로파일을 양호하게 하고, 패턴 밀도차에 의한 패턴 불량을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
As described above, the method of manufacturing a semiconductor device according to the present invention minimizes the overlapping portion of the photoresist pattern when forming PMOS and NMOS to prevent the step difference of the underlying layer, which is the cause of the defect of the bit line formed on the peripheral circuit region. Since the step was removed and a pattern similar to the cell area was formed by forming a space and a dummy pattern at the bit line edge portion of the scribe line, the bit line profile was improved by the base layer step, and the pattern was caused by the pattern density difference. There is an advantage to improve the process yield and the reliability of the device operation by preventing defects.

Claims

In the semiconductor device manufacturing method comprising a cell region and a peripheral circuit region, and a PMOS and NMOS region,

And forming a PMOS mask and an NMOS so as not to overlap the PMOS mask and the NMOS in the peripheral circuit region.

In the method of manufacturing a semiconductor device having a chip region and a scribe line region,

And forming a dummy pattern for increasing a pattern density at an edge portion of the bit line pattern formed on the scribe line.

The method of claim 2, wherein the dummy pattern is a line pattern or an island pattern.

The method of claim 1, wherein a space is formed between the dummy pattern of the bit line edge and the present pattern.