KR100861188B1 - Manufacturing method for semiconductor device - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 마스크절연막패턴이 적층되어 있는 비트라인을 형성하고, 전체표면 상부에 층간절연막을 형성한 다음, 저장전극 콘택마스크를 이용한 사진식각공정으로 상기 층간절연막을 식각하여 저장전극 콘택홀을 형성한 후 상기 저장전극 콘택홀의 측벽에 절연막 스페이서를 형성함으로써 상기 비트라인과 후속공정으로 형성되는 저장전극 콘택플러그 간에 절연 특성을 향상시키고, 그에 따른 소자의 수율 및 신뢰성을 향상시키는 기술이다. The present invention relates to a method for manufacturing a semiconductor device, comprising forming a bit line on which a mask insulating film pattern is stacked, forming an interlayer insulating film over the entire surface, and then forming the interlayer insulating film by a photolithography process using a storage electrode contact mask. After forming the storage electrode contact hole by etching, insulating film spacers are formed on the sidewalls of the storage electrode contact hole to improve the insulation characteristics between the bit line and the storage electrode contact plug formed in a subsequent process, thereby improving the yield and reliability of the device. It is a technique to improve.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}Manufacturing method for semiconductor device

도 1a 내지 도 1f 는 종래기술에 따른 반도체소자의 제조방법을 도시한 공정 단면도.1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2e 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도.2A to 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

11, 31 : 반도체기판 13, 33 : 제1층간절연막11, 31: semiconductor substrate 13, 33: first interlayer insulating film

15, 35 : 확산방지막패턴 17, 47 : 비트라인15, 35: diffusion barrier pattern 17, 47: bit line

19, 39 : 마스크절연막패턴 21, 45 : 절연막19, 39: mask insulating film pattern 21, 45: insulating film

22, 47 : 절연막 스페이서 23, 41 : 제2층간절연막22, 47: insulating film spacer 23, 41: second interlayer insulating film

25, 43 : 감광막패턴25, 43: photoresist pattern

본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게 비트라인과 저장전극 간의 공정 마진을 확보하여 절연 특성을 향상시키는 반도체소자의 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device to secure the process margin between the bit line and the storage electrode to improve the insulating characteristics.                         

최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.The recent trend of high integration of semiconductor devices has been greatly influenced by the development of fine pattern formation technology, and the miniaturization of photoresist patterns, which are widely used as masks such as etching or ion implantation processes, are essential in the manufacturing process of semiconductor devices.

상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture:NA, 개구수)에 반비례한다.The resolution R of the photoresist pattern is proportional to the wavelength λ of the light source of the reduction exposure apparatus and the process variable k, and inversely proportional to the lens aperture (NA, numerical aperture) of the exposure apparatus.

[R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수][R = k * λ / NA, R = resolution, λ = wavelength of light source, NA = number of apertures]

여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선, 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하거나, 공정 상의 방법으로는 노광마스크를 위상 반전 마스크를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer: 이하 CEL이라 함) 방법이나 두 층의 감광막 사이에 에스.오.지.(spin on glass: SOG) 등의 중간층을 개재시킨 삼층레지스트(Tri layer resist: 이하 TLR 라 함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.Here, the wavelength of the light source is reduced in order to improve the optical resolution of the reduced exposure apparatus. For example, the G-line and i-line reduced exposure apparatus having wavelengths of 436 and 365 nm have a process resolution of about 0.7 and 0.5, respectively. In order to form a fine pattern of 0.5 μm or less, the micrometer has a limit of about μm, and an exposure apparatus using a low-ultraviolet ray such as a KrF laser having a wavelength of 248 nm or an ArF laser having a wavelength of 193 nm is used as a light source, As a method of imaging, a method of using a phase inversion mask as an exposure mask and a method of forming a separate thin film on the wafer which can improve image contrast can be used. Tri-layer resist (hereinafter referred to as TLR) method in which an intermediate layer such as spin on glass (SOG) is interposed between two photoresist layers or silicon on the photoresist layer. The method of injecting silicide has been developed to lower the resolution limit.

또한, 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스 펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들 간의 정확하고, 엄격한 정렬이 요구되어 공정여유도가 감소된다.In addition, the contact hole connecting the upper and lower conductive wirings is reduced in size as the device is highly integrated, and the distance between the wiring and the peripheral wiring is reduced, and the aspect ratio, which is the ratio of the diameter and the depth of the contact hole, is increased. Therefore, in a highly integrated semiconductor device having multiple conductive wirings, accurate and tight alignment between masks in a manufacturing process is required to form a contact, thereby reducing process margin.

이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 제조방법을 설명한다. Hereinafter, a method of manufacturing a semiconductor device according to the prior art will be described with reference to the accompanying drawings.

도 1a 내지 도 1f 는 종래기술에 따른 반도체소자의 제조방법을 도시한 공정단면도이다. 1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

먼저, 반도체기판(11)에 활성영역을 정의하는 소자분리절연막(도시안됨)을 형성한다. First, an element isolation insulating film (not shown) defining an active region is formed on the semiconductor substrate 11.

다음, 상기 반도체기판(11) 상부에 게이트절연막(도시안됨)을 형성하고, 게이트전극(도시안됨) 및 소오스/드레인접합영역으로 이루어지는 트랜지스터와 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분에 접속되는 랜딩플러그(도시안됨)을 형성한다. Next, a gate insulating film (not shown) is formed on the semiconductor substrate 11, and is connected to a transistor including a gate electrode (not shown) and a source / drain junction region and a portion intended for a bit line contact and a storage electrode contact. Form a landing plug (not shown).

그 다음, 전체표면 상부에 제1층간절연막(13)을 형성한다. Next, a first interlayer insulating film 13 is formed over the entire surface.

다음, 비트라인 콘택 마스크를 이용한 사진식각공정으로 상기 제1층간절연막(13)을 식각하여 비트라인 콘택홀(도시안됨)을 형성한다.Next, the first interlayer insulating layer 13 is etched by a photolithography process using a bit line contact mask to form a bit line contact hole (not shown).

그 다음, 전체표면 상부에 확산방지막(도시안됨), 비트라인용 금속층(도시안됨) 및 마스크절연막(도시안됨)의 적층구조를 형성한다. 이때, 상기 확산방지막은 Ti 또는 Ti/TiN 적층구조로 형성되고, 상기 비트라인용 금속층은 W막으로 형성되며 상기 마스크절연막은 질화막으로 형성된 것이다. Next, a stacked structure of a diffusion barrier film (not shown), a bit line metal layer (not shown), and a mask insulating film (not shown) are formed over the entire surface. In this case, the diffusion barrier is formed of a Ti or Ti / TiN laminated structure, the bit line metal layer is formed of a W film and the mask insulating film is formed of a nitride film.                         

다음, 비트라인 마스크를 이용한 사진식각공정으로 상기 적층구조를 식각하여 마스크절연막패턴(19), 비트라인(17) 및 확산방지막패턴(15)을 형성한다. (도 1a 참조)Next, the stack structure is etched by a photolithography process using a bit line mask to form a mask insulating layer pattern 19, a bit line 17, and a diffusion barrier pattern 15. (See Figure 1A)

그 다음, 전체표면 상부에 소정 두께의 절연막(21)을 형성한다. 이때, 상기 절연막(21)은 질화막으로 형성된 것이다. (도 1b 참조)Next, an insulating film 21 having a predetermined thickness is formed over the entire surface. At this time, the insulating film 21 is formed of a nitride film. (See FIG. 1B)

다음, 상기 절연막(21)을 전면식각하여 상기 마스크절연막패턴(19), 비트라인(17) 및 확산방지막패턴(15)의 측벽에 절연막 스페이서(22)를 형성한다. (도 1c 참조)Next, the insulating layer 21 is entirely etched to form insulating layer spacers 22 on sidewalls of the mask insulating layer pattern 19, the bit line 17, and the diffusion barrier layer pattern 15. (See Figure 1C)

그 다음, 전체표면 상부에 제2층간절연막(23)을 형성한다. 이때, 상기 제2층간절연막(23)은 산화막으로 형성된 것이다. (도 1d 참조)Next, a second interlayer insulating film 23 is formed over the entire surface. In this case, the second interlayer insulating film 23 is formed of an oxide film. (See FIG. 1D)

다음, 상기 제2층간절연막(23) 상부에 저장전극 콘택으로 예정되는 부분을 노출시키는 감광막패턴(25)을 형성한다. (도 1e 참조)Next, a photosensitive film pattern 25 is formed on the second interlayer insulating film 23 to expose a portion intended as a storage electrode contact. (See Figure 1E)

그 다음, 상기 감광막패턴(25)을 식각마스크로 상기 제2층간절연막(23) 및 제1층간절연막(13)을 식각하여 저장전극 콘택홀을 형성한다. 이때, 상기 식각공정은 각 박막들의 식각선택비 차이를 이용한 자기정렬콘택(self aligned contact, 이하 SAC 라 함)방법으로 실시된다.Next, the second interlayer insulating layer 23 and the first interlayer insulating layer 13 are etched using the photoresist pattern 25 as an etch mask to form a storage electrode contact hole. In this case, the etching process is performed by a self aligned contact (hereinafter referred to as SAC) method using the difference in etching selectivity of each thin film.

다음, 상기 감광막패턴(25)을 제거한다. (도 1f 참조)Next, the photoresist pattern 25 is removed. (See Figure 1f)

그 후, 상기 저장전극 콘택홀을 매립하는 저장전극 콘택플러그(도시안됨)를 형성한다. Thereafter, a storage electrode contact plug (not shown) filling the storage electrode contact hole is formed.

상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 저장전극 콘택홀을 형성하는 식각공정 시 SAC방법을 실시하기 위하여 비트라인 측벽에 질화막 스페이서를 형성하고 있으나, 미스얼라인먼트, 저장전극 콘택마스크의 CD(critical dimension) 차이 또는 피식각층의 두께 등의 변수에 의해 도 1f 의 ⓧ부분과 같이 비트라인 측벽 및 상부에 형성되어 있는 절연막이 손실되어 비트라인이 노출되고, 그로 인하여 상기 비트라인이 후속 공정으로 형성되는 저장전극 콘택플러그와 쇼트(short)되어 소자의 신뢰성 및 수율을 저하시키는 문제점이 있다. As described above, in the method of manufacturing a semiconductor device according to the related art, a nitride spacer is formed on sidewalls of a bit line to perform a SAC method during an etching process of forming a storage electrode contact hole, but a CD of a misalignment and a storage electrode contact mask is formed. (critical dimension) The difference between the thickness or the thickness of the layer to be etched causes loss of the insulating film formed on the sidewalls and the upper side of the bit line as shown in FIG. 1F, thereby exposing the bit line, thereby causing the bit line to be subjected to subsequent processes. Short with the storage electrode contact plug to be formed there is a problem that reduces the reliability and yield of the device.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 마스크절연막패턴이 적층되어 있는 비트라인을 형성하고, 저장전극 콘택홀을 형성한 후 상기 마스크절연막패턴 및 비트라인의 측벽에 절연막 스페이서를 형성함으로써 상기 저장전극 콘택홀을 형성하는 식각공정 시 상기 비트라인이 노출되는 것을 방지하고, 그에 따른 소자의 수율 및 신뢰성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.In order to solve the above problems of the prior art, by forming a bit line on which a mask insulating film pattern is stacked, and forming a storage electrode contact hole, an insulating film spacer is formed on sidewalls of the mask insulating film pattern and the bit line. It is an object of the present invention to provide a method of manufacturing a semiconductor device which prevents the bit line from being exposed during the etching process of forming the storage electrode contact hole and improves the yield and reliability of the device.

이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은, Method for manufacturing a semiconductor device according to the present invention for achieving the above object,

소정의 하부구조물이 구비되는 반도체기판 상부에 제1층간절연막을 형성하는 공정과,Forming a first interlayer insulating film on the semiconductor substrate provided with a predetermined lower structure;

상기 제1층간절연막 상부에 마스크절연막패턴이 적층되어 있는 비트라인을 형성하는 공정과,Forming a bit line on which the mask insulating film pattern is stacked on the first interlayer insulating film;

전체표면 상부에 제2층간절연막을 형성하는 공정과, Forming a second interlayer insulating film over the entire surface;                     

저장전극 콘택마스크를 이용한 사진식각공정으로 상기 제2층간절연막 및 제1층간절연막을 식각하여 저장전극 콘택홀을 형성하는 공정과,Forming a storage electrode contact hole by etching the second interlayer insulating film and the first interlayer insulating film by a photolithography process using a storage electrode contact mask;

전체표면 상부에 소정 두께의 절연막을 형성하는 공정과,Forming an insulating film having a predetermined thickness over the entire surface;

상기 절연막을 전면식각하여 상기 저장전극 콘택홀의 측벽에 절연막 스페이서를 형성하는 공정과,Forming an insulating film spacer on the sidewall of the storage electrode contact hole by etching the entire insulating film;

상기 절연막은 Si3N4막, PE-TEOS막, SiON막 또는 LP-TEOS막을 사용하여 50 ∼ 500Å 두께로 형성되는 것과,The insulating film is formed using a Si 3 N 4 film, PE-TEOS film, SiON film or LP-TEOS film 50 to 500Å thickness,

상기 전면식각공정은 주식각가스인 불소가스에 O2 또는 Ar을 혼합한 혼합가스를 식각가스로 이용하여 실시되는 것과,The front etching process is performed by using a mixed gas of O 2 or Ar mixed with fluorine gas as the stock angle gas as an etching gas,

상기 전면식각공정은 10 ∼ 100%의 과도식각공정으로 실시되는 것을 특징으로 한다. The front etching process is characterized in that it is carried out in a transient etching process of 10 to 100%.

이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체소자의 제조방법을 설명한다. Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described with reference to the accompanying drawings.

도 3a 내지 도 3d 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정단면도이다. 3A through 3D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

먼저, 반도체기판(11)에 활성영역을 정의하는 소자분리절연막(도시안됨)을 형성한다. First, an element isolation insulating film (not shown) defining an active region is formed on the semiconductor substrate 11.

다음, 상기 반도체기판(31) 상부에 게이트절연막(도시안됨)을 형성하고, 게이트전극(도시안됨) 및 소오스/드레인접합영역으로 이루어지는 트랜지스터와 비트 라인 콘택 및 저장전극 콘택으로 예정되는 부분에 접속되는 랜딩플러그(도시안됨)을 형성한다. Next, a gate insulating film (not shown) is formed on the semiconductor substrate 31 and connected to a transistor including a gate electrode (not shown) and a source / drain junction region, and a portion intended for a bit line contact and a storage electrode contact. Form a landing plug (not shown).

그 다음, 전체표면 상부에 제1층간절연막(33)을 형성한다. Next, a first interlayer insulating film 33 is formed over the entire surface.

다음, 비트라인 콘택 마스크를 이용한 사진식각공정으로 상기 제1층간절연막(33)을 식각하여 비트라인 콘택홀(도시안됨)을 형성한다.Next, the first interlayer insulating layer 33 is etched by a photolithography process using a bit line contact mask to form a bit line contact hole (not shown).

그 다음, 전체표면 상부에 확산방지막(도시안됨), 비트라인용 금속층(도시안됨) 및 마스크절연막(도시안됨)의 적층구조를 형성한다. 이때, 상기 확산방지막은 Ti 또는 Ti/TiN 적층구조로 형성되고, 상기 비트라인용 금속층은 W막으로 형성되며 상기 마스크절연막은 질화막으로 형성된 것이다. Next, a stacked structure of a diffusion barrier film (not shown), a bit line metal layer (not shown), and a mask insulating film (not shown) are formed over the entire surface. In this case, the diffusion barrier is formed of a Ti or Ti / TiN laminated structure, the bit line metal layer is formed of a W film and the mask insulating film is formed of a nitride film.

다음, 비트라인 마스크를 이용한 사진식각공정으로 상기 적층구조를 식각하여 마스크절연막패턴(39), 비트라인(37) 및 확산방지막패턴(35)을 형성한다.Next, the stack structure is etched by a photolithography process using a bit line mask to form a mask insulating layer pattern 39, a bit line 37, and a diffusion barrier pattern 35.

그 다음, 전체표면 상부에 제2층간절연막(41)을 형성한다. 이때, 상기 제2층간절연막(41)은 산화막으로 형성된 것이다. (도 2a 참조)Next, a second interlayer insulating film 41 is formed over the entire surface. At this time, the second interlayer insulating film 41 is formed of an oxide film. (See Figure 2A)

다음, 상기 제2층간절연막(41) 상부에 저장전극 콘택으로 예정되는 부분을 노출시키는 감광막패턴(43)을 형성한다. (도 2b 참조)Next, a photoresist pattern 43 is formed on the second interlayer insulating layer 41 to expose a portion intended to be a storage electrode contact. (See Figure 2b)

그 다음, 상기 감광막패턴(43)을 식각마스크로 상기 제2층간절연막(41) 및 제1층간절연막(33)을 식각하여 저장전극 콘택홀을 형성한다. 이때, 상기 식각공정은 각 박막들의 식각선택비 차이를 이용한 SAC방법으로 실시하되, 주식각가스인 불소가스에 O2 또는 Ar을 혼합한 혼합가스를 식각가스로 이용하여 실시되며, 10 ∼ 50%의 과도식각공정으로 실시된다.Next, the second interlayer insulating layer 41 and the first interlayer insulating layer 33 are etched using the photoresist pattern 43 as an etch mask to form a storage electrode contact hole. At this time, the etching process is performed by the SAC method using the difference in the etching selectivity of each thin film, using a mixed gas of O 2 or Ar mixed with fluorine gas as the stock angle gas as an etching gas, 10 to 50% It is carried out by a transient etching process.

이때, 상기 감광막패턴(43)을 형성하는 사진공정 시 미스얼라인먼트가 발생하여 식각공정 후 상기 비트라인(37)이 노출될 수도 있다. In this case, a misalignment may occur during the photolithography process of forming the photoresist pattern 43 so that the bit line 37 may be exposed after the etching process.

다음, 상기 감광막패턴(43)을 제거한다. (도 2c 참조)Next, the photoresist pattern 43 is removed. (See Figure 2c)

그 다음, 전체표면 상부에 소정 두께의 절연막(45)을 형성한다. 이때, 상기 절연막(45)은 Si3N4막, PE-TEOS막, SiON막 또는 LP-TEOS막을 사용하여 50 ∼ 500Å 두께로 형성된 것이다. Next, an insulating film 45 having a predetermined thickness is formed over the entire surface. At this time, the insulating film 45 is formed to a thickness of 50 ~ 500 하여 using a Si 3 N 4 film, PE-TEOS film, SiON film or LP-TEOS film.

다음, 상기 절연막(45)을 전면식각하여 상기 저장전극 콘택홀의 측벽에 절연막 스페이서(47)를 형성한다. 이때, 상기 전면식각공정은 주식각가스인 불소가스에 O2 또는 Ar을 혼합한 혼합가스를 식각가스로 이용하여 실시되며, 10 ∼ 100%의 과도식각공정으로 실시된다. (도 2e 참조)Next, the insulating layer 45 is etched entirely to form an insulating layer spacer 47 on the sidewall of the storage electrode contact hole. In this case, the front etching process is performed using a mixed gas of O 2 or Ar mixed with fluorine gas, which is a staple gas, as an etching gas, and is performed by a transient etching process of 10 to 100%. (See Figure 2E)

그 후, 상기 저장전극 콘택홀을 매립하는 저장전극 콘택플러그(도시안됨)를 형성한다. Thereafter, a storage electrode contact plug (not shown) filling the storage electrode contact hole is formed.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 마스크절연막패턴이 적층되어 있는 비트라인을 형성하고, 전체표면 상부에 층간절연막을 형성한 다음, 저장전극 콘택마스크를 이용한 사진식각공정으로 상기 층간절연막을 식각하여 저장전극 콘택홀을 형성한 후 상기 저장전극 콘택홀의 측벽에 절연막 스페이서를 형성함으로써 상기 비트라인과 후속공정으로 형성되는 저장전극 콘택플 러그 간에 절연 특성을 향상시키고, 그에 따른 소자의 수율 및 신뢰성을 향상시키는 이점이 있다. As described above, the method of manufacturing a semiconductor device according to the present invention includes forming a bit line on which a mask insulating film pattern is stacked, forming an interlayer insulating film over the entire surface, and then performing a photolithography process using a storage electrode contact mask. By forming the storage electrode contact hole by etching the interlayer insulating film, and forming an insulating film spacer on the sidewall of the storage electrode contact hole to improve the insulating properties between the bit line and the storage electrode contact plug formed in a subsequent process, and thereby There is an advantage to improve the yield and reliability of the.

Claims (4)

소정의 하부구조물이 구비되는 반도체기판 상부에 제1층간절연막을 형성하는 공정과,Forming a first interlayer insulating film on the semiconductor substrate provided with a predetermined lower structure; 상기 제1층간절연막 상부에 마스크절연막패턴이 적층되어 있는 비트라인을 형성하는 공정과,Forming a bit line on which the mask insulating film pattern is stacked on the first interlayer insulating film; 전체표면 상부에 제2층간절연막을 형성하는 공정과,Forming a second interlayer insulating film over the entire surface; 저장전극 콘택마스크를 이용한 사진식각공정으로 상기 제2층간절연막 및 제1층간절연막을 식각하여 저장전극 콘택홀을 형성하는 공정과,Forming a storage electrode contact hole by etching the second interlayer insulating film and the first interlayer insulating film by a photolithography process using a storage electrode contact mask; 전체표면 상부에 소정 두께의 절연막을 형성하는 공정과,Forming an insulating film having a predetermined thickness over the entire surface; 상기 절연막을 전면식각하되, 10 ∼ 100%의 과도식각공정으로 실시하여 상기 저장전극 콘택홀의 측벽에 절연막 스페이서를 형성하는 공정을 포함하는 반도체소자의 제조방법.Forming an insulating film spacer on the sidewall of the storage electrode contact hole by etching the entire surface of the insulating film in a 10 to 100% transient etching process. 제 1 항에 있어서, The method of claim 1, 상기 절연막은 Si3N4막, PE-TEOS막, SiON막 또는 LP-TEOS막을 사용하여 50 ∼ 500Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법. The insulating film is a semiconductor device manufacturing method, characterized in that formed using a Si 3 N 4 film, PE-TEOS film, SiON film or LP-TEOS film to a thickness of 50 ~ 500 ∼. 제 1 항에 있어서, The method of claim 1, 상기 전면식각공정은 주식각가스인 불소가스에 O2 또는 Ar을 혼합한 혼합가 스를 식각가스로 이용하여 실시되는 것을 특징으로 하는 반도체소자의 제조방법. The front etching process is a method of manufacturing a semiconductor device, characterized in that carried out using a mixed gas of O 2 or Ar mixed with fluorine gas as a staple gas as an etching gas. 삭제delete
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