KR20060036281A - Method of forming dual gate oxide film in semiconductor device - Google Patents
Method of forming dual gate oxide film in semiconductor device Download PDFInfo
- Publication number
- KR20060036281A KR20060036281A KR1020040085448A KR20040085448A KR20060036281A KR 20060036281 A KR20060036281 A KR 20060036281A KR 1020040085448 A KR1020040085448 A KR 1020040085448A KR 20040085448 A KR20040085448 A KR 20040085448A KR 20060036281 A KR20060036281 A KR 20060036281A
- Authority
- KR
- South Korea
- Prior art keywords
- gate oxide
- oxide film
- ion implantation
- low voltage
- high voltage
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 60
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 230000009977 dual effect Effects 0.000 title claims abstract description 16
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 36
- 238000005468 ion implantation Methods 0.000 claims abstract description 31
- 230000003647 oxidation Effects 0.000 claims abstract description 26
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 19
- 150000004767 nitrides Chemical class 0.000 claims description 21
- 238000002955 isolation Methods 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 2
- 238000002347 injection Methods 0.000 abstract description 2
- 239000007924 injection Substances 0.000 abstract description 2
- -1 nitrogen ions Chemical class 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 반도체 소자의 듀얼 게이트 산화막 형성 방법에 관한 것으로, 저전압 지역의 반도체 기판 표면에 선택적으로 질소 이온 주입층을 형성하고, 고전압 지역 및 저전압 지역 전체에 산화 공정을 실시하므로, 저전압 지역에서는 질소 이온 주입층에 의해 산화 속도가 늦어 얇은 두께의 저전압 게이트 산화막을 형성할 수 있고, 고전압 지역에서는 저전압 지역보다 산화 속도가 빨라 두꺼운 두께의 고전압 게이트 산화막을 형성할 수 있다. 따라서 본 발명은 한번의 게이트 산화 공정으로 두께가 서로 다른 듀얼 게이트 산화막을 형성할 수 있어 공정을 단순화 할 수 있다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a dual gate oxide film of a semiconductor device, wherein a nitrogen ion implantation layer is selectively formed on a surface of a semiconductor substrate in a low voltage region, and an oxidation process is performed in the high voltage region and the low voltage region, so that nitrogen ions are used in the low voltage region. The injection layer makes it possible to form a low-voltage gate oxide film having a low oxidation rate due to a slow oxidation rate, and a high-voltage gate oxide film having a thick thickness due to a faster oxidation rate than a low voltage area in a high voltage area. Therefore, the present invention can form a dual gate oxide film having different thicknesses in one gate oxidation process, thereby simplifying the process.
듀얼 게이트 산화막, 질소 이온 주입층, 산화 속도Dual Gate Oxide, Nitrogen Ion Implantation Layer, Oxidation Rate
Description
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 듀얼 게이트 산화막 형성 방법을 설명하기 위한 소자의 단면도; 및1A to 1C are cross-sectional views of a device for explaining a method of forming a dual gate oxide film of a semiconductor device according to the prior art; And
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 듀얼 게이트 산화막 형성 방법을 설명하기 위한 소자의 단면도이다.
2A to 2D are cross-sectional views of devices for describing a method of forming a dual gate oxide film of a semiconductor device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
21: 반도체 기판 22: 소자 격리막21
23: 패드 산화막 24: 질화막23: pad oxide film 24: nitride film
25: 포토레지스트 패턴 26: 질소 이온 주입층25
27L: 저전압 게이트 산화막 27H: 고전압 게이트 산화막27L: low voltage
LV: 저전압 지역 HV: 고전압 지역
LV: low voltage area HV: high voltage area
본 발명은 반도체 소자의 듀얼 게이트 산화막 형성 방법에 관한 것으로, 특히 한번의 게이트 산화 공정으로 두께가 서로 다른 게이트 산화막들을 형성할 수 있는 반도체 소자의 듀얼 게이트 산화막 형성 방법에 관한 것이다.
The present invention relates to a method of forming a dual gate oxide film of a semiconductor device, and more particularly, to a method of forming a dual gate oxide film of a semiconductor device capable of forming gate oxide films having different thicknesses in one gate oxidation process.
일반적으로, 온-칩(On-Chip)상에서 동시에 서로 다른 트랜스컨덕턴스 (Transconductance)를 갖는 소자를 구현하는 기술이 제안되고 있으며, 이러한 기술은 저전압 구동소자와 고전압 구동소자를 구현하는데 적용되고 있다. 고전압 및 저전압 구동소자를 동시에 구현시킬 때, 통상 두 번의 산화 공정을 실시하여 고전압용 게이트 산화막을 두껍게 형성하고, 저전압용 게이트 산화막을 얇게 형성시키는 일명 듀얼 게이트 산화 공정(dual gate oxidation process)을 적용하고 있다.In general, a technique for implementing a device having different transconductances on the on-chip at the same time has been proposed, and this technique has been applied to implement a low voltage driving device and a high voltage driving device. When the high voltage and low voltage driving devices are simultaneously implemented, two oxidation processes are usually performed to form a thick high voltage gate oxide film, and a so-called dual gate oxidation process is used to form a low voltage gate oxide film. have.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 듀얼 게이트 산화막 형성 방법을 설명하기 위한 소자의 단면도이다.1A to 1C are cross-sectional views of a device for describing a method of forming a dual gate oxide film of a semiconductor device according to the prior art.
도 1a를 참조하면, 저전압 지역(LV) 및 고전압 지역(HV)으로 정의된(define) 반도체 기판(11)이 제공된다. 반도체 기판(11)에 소자 격리막(12)을 형성하여 액티브 영역을 정의한다. 웰 형성 이온 주입 공정으로 반도체 기판(11) 내에 웰을 형성하고, 문턱 전압 이온 주입 공정으로 채널 영역을 형성한 후, 반도체 기판(11) 전체 상부에 고전압 게이트 산화 공정으로 산화막(13)을 두껍게 형성한다.Referring to FIG. 1A, a
도 1b를 참조하면, 고전압 지역(HV)이 덮이는(close) 포토레지스트 패턴(14)을 형성한 후, 노출된 산화막(13)을 습식 식각으로 제거하고, 이로 인하여 고전압 지역(HV)의 반도체 기판(11) 상에만 산화막(13)이 존재하고, 저전압 지역(LV)의 반도체 기판(11)은 노출된다.Referring to FIG. 1B, after forming the
도 1c를 참조하면, 포토레지스트 패턴(14)을 제거하고, 전-세정(pre-cleaning) 후에 저전압 게이트 산화 공정을 실시하고, 이로 인하여 저전압 지역(LV)에는 얇은 두께의 저전압 게이트 산화막(15L)이 형성되고, 고전압 지역(HV)에는 산화막(13)의 두께가 두꺼워진 고전압 게이트 산화막(15H)이 형성된다.Referring to FIG. 1C, the
상기한 바와 같이, 종래 방법은 고전압 게이트 산화 공정, 습식 식각 공정 및 저전압 게이트 산화 공정을 순차적으로 실시하여 고전압 게이트 산화막 및 저전압 게이트 산화막을 형성한다. 두 번의 산화 공정으로 듀얼 게이트 산화막을 형성함에 의해 공정이 복잡할 뿐만 아니라, 저전압 게이트 산화막을 형성하기 전에 실시하는 습식 식각 공정 및 전-세정 공정에 의해 웨이퍼 표면, 특히 저전압 지역(LV)과 고전압 지역(HV)과의 경계 부분의 패턴 프로파일(pattern profile)을 따라 물의 표면 장력이 발생되어 이 부분에 워터 마크(water mark)가 형성된다. 워터 마크는 후속 게이트 폴리 식각 공정시 저전압 게이트 산화막과 고전압 게이트 산화막과의 경계 부분에서 언더 에치(under etch)를 발생시켜 게이트 단락(gate short)을 유발하는 원인이 된다.
As described above, the conventional method sequentially performs a high voltage gate oxidation process, a wet etching process, and a low voltage gate oxidation process to form a high voltage gate oxide film and a low voltage gate oxide film. Not only is the process complex by forming a dual gate oxide film in two oxidation processes, but also the wafer surface, especially the low voltage region (LV) and the high voltage region, by a wet etching process and a pre-clean process before the low voltage gate oxide film is formed. The surface tension of the water is generated along the pattern profile of the boundary portion with the (HV) to form a water mark on this portion. The watermark causes an under etch at the boundary between the low voltage gate oxide film and the high voltage gate oxide film in a subsequent gate poly etching process, causing a gate short.
따라서, 본 발명은 한번의 게이트 산화 공정으로 두께가 서로 다른 게이트 산화막들을 형성하고, 언더 에치를 방지할 수 있는 반도체 소자의 듀얼 게이트 산 화막 형성 방법을 제공함에 그 목적이 있다.
Accordingly, an object of the present invention is to provide a method for forming a dual gate oxide film of a semiconductor device capable of forming gate oxide films having different thicknesses in one gate oxidation process and preventing under etch.
이러한 목적을 달성하기 위한 본 발명의 측면에 따른 반도체 소자의 듀얼 게이트 산화막 형성 방법은 저전압 지역 및 고전압 지역으로 정의되고, 소자 격리막이 형성된 반도체 기판이 제공되는 단계; 상기 반도체 기판 상에 패드 산화막 및 질화막을 순차적으로 형성하는 단계; 상기 질화막을 패터닝하여 상기 고전압 지역에만 남기는 단계; 상기 패터닝된 질화막을 이온 주입 마스크로 한 질소 이온 주입 공정으로 상기 저전압 지역의 반도체 기판 표면에 질소 이온 주입층을 형성하는 단계; 상기 패터닝된 질화막 및 상기 패드 산화막을 제거하는 단계; 및 산화 공정으로 저전압 게이트 산화막 및 고전압 게이트 산화막을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of forming a dual gate oxide film of a semiconductor device, the method including: providing a semiconductor substrate having a device isolation layer formed therein, wherein the semiconductor device is defined as a low voltage region and a high voltage region; Sequentially forming a pad oxide film and a nitride film on the semiconductor substrate; Patterning the nitride film to leave only the high voltage region; Forming a nitrogen ion implantation layer on a surface of the semiconductor substrate in the low voltage region by a nitrogen ion implantation process using the patterned nitride film as an ion implantation mask; Removing the patterned nitride film and the pad oxide film; And forming a low voltage gate oxide film and a high voltage gate oxide film by an oxidation process.
상기에서, 상기 패드 산화막은 50 Å 내지 150 Å의 두께로 형성하고, 상기 질화막은 300 Å 내지 1000 Å의 두께로 형성한다.In the above, the pad oxide film is formed to a thickness of 50 kPa to 150 kPa, and the nitride film is formed of a thickness of 300 kPa to 1000 kPa.
상기 질소 이온 주입층은 25 KeV의 이온 주입 에너지, 5.0E14 ions/cm3의 이온 주입량 및 1000 Å의 이온 투사범위의 조건으로 형성된다.The nitrogen ion implantation layer is formed under conditions of an ion implantation energy of 25 KeV, an ion implantation amount of 5.0E14 ions / cm 3 , and an ion projection range of 1000 kW.
상기 저전압 게이트 산화막은 상기 질소 이온 주입층에 의해 산화 속도가 늦어 얇은 두께로 형성되고, 상기 고전압 게이트 산화막은 상기 저전압 게이트 산화막보다 상대적으로 산화 속도가 빨라 두껍게 형성된다.
The low voltage gate oxide layer is formed to a thin thickness due to a slow oxidation rate by the nitrogen ion implantation layer, and the high voltage gate oxide layer is formed to be thicker due to a relatively faster oxidation rate than the low voltage gate oxide layer.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있으며, 도면 상에서 동일 부호는 동일 요소를 지칭한다.
Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information. On the other hand, the thickness or size of each layer in the drawings may be exaggerated for convenience and clarity, the same reference numerals refer to the same elements in the drawings.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 듀얼 게이트 산화막 형성 방법을 설명하기 위한 소자의 단면도이다.2A to 2D are cross-sectional views of devices for describing a method of forming a dual gate oxide film of a semiconductor device according to an embodiment of the present invention.
도 2a를 참조하면, 저전압 지역(LV) 및 고전압 지역(HV)으로 정의된(define) 반도체 기판(21)이 제공된다. 반도체 기판(21)에 소자 격리막(22)을 형성하여 액티브 영역을 정의한다. 소자 격리막(22)이 형성된 반도체 기판(21) 상에 패드 산화막(23) 및 질화막(24)을 순차적으로 형성한 후, 저전압 지역(LV)이 개방된(open) 포토레지스트 패턴(25)을 형성한다. 포토레지스트 패턴(25)을 식각 마스크로 한 식각 공정으로 저전압 지역(LV)의 질화막(24)을 제거한다.Referring to FIG. 2A, a
상기에서, 소자 격리막(22)은 LOCOS(LOCal Oxidation of Silicon) 방법, PBL(Poly Buffered LOCOS) 방법 및 STI(Shallow Trench Isolation) 방법 중에 어느 하나의 방법으로 형성한다. 패드 산화막(23)은 질화막(24)의 스트레스(stress)가 반도체 기판(21)에 전달되는 것을 방지하면서 후속 질소 이온 주입 공정시 스크린 막의 역할을 하며, 50 Å 내지 150 Å의 두께로 형성한다. 질화막(24)은 후속 질소 이온 주입 공정시 이온 주입 마스크 역할을 하며, 300 Å 내지 1000 Å의 두께로 형성한다. 질화막(24)은 인산(H3PO4) 용액을 사용한 질화물 습식 식각 공정으로 제거한다.In the above, the
도 2b를 참조하면, 포토레지스트 패턴(25)을 제거한 후, 패터닝된 질화막(24)을 이온 주입 마스크로 한 질소 이온 주입 공정으로 저전압 지역(LV)의 반도체 기판(21) 표면에 선택적으로 질소 이온 주입층(26)을 형성한다.Referring to FIG. 2B, after the photoresist pattern 25 is removed, nitrogen ions are selectively formed on the surface of the
상기에서, 질소 이온 주입층(26)은 25 KeV의 이온 주입 에너지, 5.0E14 ions/cm3의 이온 주입량 및 1000 Å의 이온 투사범위(Projeced Range; Rp)의 조건으로 형성된다.In the above, the nitrogen
도 2c를 참조하면, 패터닝된 질화막(24) 및 패드 산화막(23)을 순차적으로 제거한 후, 웰 형성 이온 주입 공정으로 반도체 기판(11) 내에 웰을 형성하고, 문턱 전압 이온 주입 공정으로 채널 영역을 형성한다. 질화막(24)은 인산(H3PO4) 용액을 사용한 질화물 습식 식각 공정으로 제거하고, 패드 산화막(23)은 HF 용액이나, BOE 용액을 사용한 산화물 습식 식각 공정으로 제거한다.Referring to FIG. 2C, after the patterned
도 2d를 참조하면, 저전압 지역(LV)의 반도체 기판(21) 표면에 질소 이온 주입층(26)이 존재하는 상태에서 고전압 게이트 산화 공정을 실시하고, 이로 인하여 저전압 지역(LV)의 반도체 기판(21) 상에는 질소 이온 주입층(26)에 의해 산화 속도가 늦어 얇은 두께 예를 들어, 50 Å 내지 150 Å 두께의 저전압 게이트 산화막 (27L)이 형성되고, 고전압 지역(HV)의 반도체 기판(21) 상에는 저전압 지역(LV)보다 상대적으로 산화 속도가 빨라 두꺼운 두께 예를 들어, 300 Å 내지 600 Å 두께의 고전압 게이트 산화막(27H)이 형성된다.Referring to FIG. 2D, a high voltage gate oxidation process is performed in a state where the nitrogen
한편, 상기한 본 발명의 실시예에서는 고전압 지역과 저전압 지역에서 두께가 다른 두 개의 게이트 산화막들 형성 방법을 설명하였지만, 본 발명은 이에 한정하지 않고 임베디드 플래시 로직(embedded flash logic) 제품에서와 같이 로직 게이트 산화막, 고전압 게이트 산화막 및 터널 산화막의 서로 다른 세 개의 게이트 산화막을 형성하는 방법에도 적용할 수 있다.
Meanwhile, in the above-described embodiment of the present invention, a method of forming two gate oxide films having different thicknesses in a high voltage region and a low voltage region has been described. However, the present invention is not limited thereto, and the logic is similar to that of an embedded flash logic product. The present invention can also be applied to a method of forming three different gate oxide films of a gate oxide film, a high voltage gate oxide film, and a tunnel oxide film.
상술한 바와 같이, 본 발명은 한번의 고전압 게이트 산화 공정으로 고전압 게이트 산화막 및 저전압 게이트 산화막을 동시에 형성할 수 있어 공정을 단순화 할 수 있으며, 기존의 듀얼 게이트 산화 공정시 발생되는 워터 마크로 인하여 게이트 폴리 식각 공정시 저전압 게이트 산화막과 고전압 게이트 산화막과의 경계 부분에서 나타나는 언더 에치(under etch)를 방지하므로 공정의 안정화를 이룰 수 있다.As described above, the present invention can simplify the process by simultaneously forming a high voltage gate oxide film and a low voltage gate oxide film in one high voltage gate oxidation process, and gate poly etching due to the watermark generated during the existing dual gate oxidation process. In the process, an under etch that occurs at the boundary between the low voltage gate oxide film and the high voltage gate oxide film is prevented, thereby achieving stabilization of the process.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040085448A KR101147372B1 (en) | 2004-10-25 | 2004-10-25 | Method of forming dual gate oxide film in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040085448A KR101147372B1 (en) | 2004-10-25 | 2004-10-25 | Method of forming dual gate oxide film in semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060036281A true KR20060036281A (en) | 2006-04-28 |
| KR101147372B1 KR101147372B1 (en) | 2012-05-22 |
Family
ID=37144527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040085448A KR101147372B1 (en) | 2004-10-25 | 2004-10-25 | Method of forming dual gate oxide film in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101147372B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100840651B1 (en) * | 2006-12-29 | 2008-06-24 | 동부일렉트로닉스 주식회사 | Method of ion implantation for a high voltage device |
| CN103390548A (en) * | 2012-05-09 | 2013-11-13 | 中芯国际集成电路制造(上海)有限公司 | Method for preparing gate silicon oxide layers and method for processing semiconductor substrate |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210124731A (en) | 2020-04-07 | 2021-10-15 | 삼성전자주식회사 | Semiconductor devices including gate spacer |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100220252B1 (en) | 1996-12-28 | 1999-09-15 | 김영환 | Method of manufacturing semiconductor device |
| KR100275111B1 (en) | 1997-12-23 | 2000-12-15 | 김영환 | Method forming gateoxide in semiconductor device |
| KR100411025B1 (en) * | 2001-12-11 | 2003-12-18 | 주식회사 하이닉스반도체 | Method of manufacturing a semiconductor device |
| KR20040081676A (en) * | 2003-03-15 | 2004-09-22 | 삼성전자주식회사 | Method for fabricating a semiconductor device having a gate oxide of multiple thickness level |
-
2004
- 2004-10-25 KR KR1020040085448A patent/KR101147372B1/en active IP Right Grant
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100840651B1 (en) * | 2006-12-29 | 2008-06-24 | 동부일렉트로닉스 주식회사 | Method of ion implantation for a high voltage device |
| CN103390548A (en) * | 2012-05-09 | 2013-11-13 | 中芯国际集成电路制造(上海)有限公司 | Method for preparing gate silicon oxide layers and method for processing semiconductor substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101147372B1 (en) | 2012-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7189628B1 (en) | Fabrication of trenches with multiple depths on the same substrate | |
| KR100632655B1 (en) | A flash memory device and method for manufacturing the same | |
| US20020151143A1 (en) | Method of manufacturing semiconductor device | |
| KR100460272B1 (en) | Method for fabricating of high voltage dual gate device | |
| KR101147372B1 (en) | Method of forming dual gate oxide film in semiconductor device | |
| KR100705231B1 (en) | Method of manufacturing a semiconductor device | |
| KR100293453B1 (en) | How to Form Dual Gate Oxide | |
| US6924217B2 (en) | Method of forming trench in semiconductor device | |
| KR101006508B1 (en) | Method for forming element isolation layer of semiconductor device | |
| US20090170276A1 (en) | Method of Forming Trench of Semiconductor Device | |
| KR100979233B1 (en) | Method for forming element isolation layer of semiconductor device | |
| KR100851921B1 (en) | Method for forming trench in semiconductor device and method for forming recess gate using the same | |
| KR100743629B1 (en) | Method of manufacturing semiconductor device | |
| KR100532839B1 (en) | Method for manufacturing shallow trench of semiconductor device | |
| KR101006510B1 (en) | Method for forming isolation layer of semiconductor device | |
| KR100854905B1 (en) | Method of manufacturing a flash memory device | |
| KR100771536B1 (en) | Method of fabricating the semiconductor device having recessed channel | |
| KR20020010806A (en) | Method of forming isolation in semiconductor device | |
| KR20070031542A (en) | Method for forming dual gate oxide in semiconductor device | |
| KR20060113265A (en) | Method for manufacturing semiconductor device using recess gate process | |
| KR20070023170A (en) | Method for forming trench of semiconductor device | |
| KR20060002142A (en) | Method for forming element isolation layer of semiconductor device | |
| KR20020023460A (en) | Isolating method of semiconductor device | |
| KR19990084847A (en) | Manufacturing Method of Semiconductor Device | |
| KR20010035981A (en) | method for fabricating semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20150416 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20160418 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20170418 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20180418 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20190417 Year of fee payment: 8 |