KR100851921B1 - Method for forming trench in semiconductor device and method for forming recess gate using the same - Google Patents

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Abstract

A method for forming a trench of a semiconductor device and a method for forming a recess gate using the same are provided to improve reliability and yield by removing a beak from a top end of the trench. A buffer layer(21) is formed on a semiconductor substrate(20). A pad oxide layer(22) and a pad nitride layer are sequentially formed on the buffer layer. An isolation trench(t1) is formed by patterning the pad nitride layer, the pad oxide layer, and the buffer layer in a predetermined pattern and etching the semiconductor substrate. A hard mask is formed on the entire surface of the semiconductor substrate. A hard mask pattern is formed by etching selectively the hard mask. A recess gate trench(t2) is formed by etching the exposed pad oxide layer, the exposed buffer layer, and the semiconductor substrate. The pad oxide layer and the buffer layer are removed by performing a wet-etch process.

Description

반도체 소자의 트렌치 형성 방법 및 이를 이용한 리세스 게이트 형성 방법{METHOD FOR FORMING TRENCH IN SEMICONDUCTOR DEVICE AND METHOD FOR FORMING RECESS GATE USING THE SAME}TECHNICAL FIELD OF THE INVENTION A trench formation method of a semiconductor device and a recess gate formation method using the same {METHOD FOR FORMING TRENCH IN SEMICONDUCTOR DEVICE AND METHOD FOR FORMING RECESS GATE USING THE SAME}

본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 트렌치(trench) 형성 방법 및 이를 이용한 리세스 게이트(recess gate) 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing technique of a semiconductor device, and more particularly, to a trench formation method of a semiconductor device and a method of forming a recess gate using the same.

최근 반도체 소자가 고집적화되면서 트랜지스터의 채널 길이가 감소함에 따라 단채널 효과(short channel effect)가 문제되고 있다. 이러한 문제를 해결하기 위하여, 트랜지스터의 유효 채널 길이(effective channel length)를 증가시키기 위한 기술로서 리세스 게이트 공정이 제안되었다. 리세스 게이트 공정이란, 반도체 기판의 활성 영역을 소정 깊이 식각하여 트렌치(trench)를 형성하고 이 트렌치에 일부 매립되면서 나머지는 반도체 기판 상부로 돌출되는 게이트를 형성하는 기술이다. Recently, as the semiconductor device is highly integrated, as the channel length of the transistor is reduced, a short channel effect is a problem. In order to solve this problem, a recess gate process has been proposed as a technique for increasing the effective channel length of a transistor. The recess gate process is a technique of forming a trench by etching an active region of a semiconductor substrate to a predetermined depth, and forming a gate partially embedded in the trench and protruding the remaining portion over the semiconductor substrate.

그러나, 전술한 리세스 게이트 공정에 있어서, 트렌치 형성을 위한 식각시 트렌치 상부의 끝단에 비크(beak)가 발생한다(도1의 "A" 참조). 이러한 비크 발생은, 트렌치 식각에 이용되는 하드마스크 패턴, 예를 들어, 패드 산화막과 식각 대상인 반도체 기판 사이의 식각 선택비 차이로 인하여 패드 산화막과 반도체 기판이 접하는 영역의 식각이 비정상적으로 이루어지기 때문에 필연적으로 발생하게 된다. 이와 같은 비크는 여러가지 문제점을 초래한다.However, in the above-described recess gate process, a beak occurs at the end of the upper portion of the trench during etching to form the trench (see "A" in FIG. 1). The occurrence of the bequee is inevitable because the etching of the region where the pad oxide film is in contact with the semiconductor substrate is abnormal due to the difference in etching selectivity between the hard mask pattern used for trench etching, for example, the pad oxide film and the semiconductor substrate to be etched. Will occur. Such beks cause various problems.

리세스 게이트 공정에 있어서, 트렌치 상부 끝단에 발생한 비크는 후속 게이트 산화 공정에서 게이트 산화막의 정상적인 성장을 방해한다. 이에 따라, 얇은 두께로 형성된 게이트 산화막에 큰 전계(electrical field)가 가해지면 게이트 산화막이 파괴되어 게이트 산화막을 통한 누설 전류가 발생하게 되는 문제점이 있다.In the recess gate process, the beak at the top end of the trench prevents the normal growth of the gate oxide in subsequent gate oxidation processes. Accordingly, when a large electric field is applied to the gate oxide film formed with a thin thickness, the gate oxide film is destroyed and a leakage current through the gate oxide film is generated.

또한, 비크 자체에 전계가 집중되므로 게이트의 항복 전압(breakdown voltage)이 감소되어 게이트의 신뢰성이 떨어지는 문제점이 발생한다.In addition, since the electric field is concentrated in the beak itself, the breakdown voltage of the gate is reduced, resulting in a problem that the reliability of the gate is deteriorated.

따라서, 트렌치 상부 끝단의 비크 발생을 방지할 수 있는 기술이 요구된다.Therefore, there is a need for a technique capable of preventing the generation of the beak at the upper end of the trench.

상기 과제를 해결하기 위한 본 발명의 반도체 소자의 트렌치 형성 방법은, 피식각층 상에 상기 피식각층 구성 원소와 동일한 원소로 구성된 물질로 이루어진 버퍼막을 형성하는 단계; 상기 버퍼막 상에 상기 피식각층과의 식각 선택비가 높은 물질로 이루어진 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 식각 베리어로 상기 버퍼막 및 상기 피식각층을 식각하여 트렌치를 형성하는 단계; 및 상기 하드마스크 패턴 및 상기 버퍼막을 제거하는 단계를 포함한다.The trench forming method of the semiconductor device of the present invention for solving the above problems comprises the steps of: forming a buffer film made of a material composed of the same element as the constituent elements of the etch layer on the etched layer; Forming a hard mask pattern formed of a material having a high etching selectivity with respect to the etched layer on the buffer layer; Forming a trench by etching the buffer layer and the etched layer using the hard mask pattern as an etch barrier; And removing the hard mask pattern and the buffer layer.

또한, 상기 과제를 해결하기 위한 본 발명의 반도체 소자의 리세스 게이트 형성 방법은, 반도체 기판 상에 상기 반도체 기판의 구성 원소와 동일한 원소로 구성된 물질로 이루어진 버퍼막을 형성하는 단계; 상기 버퍼막 상에 상기 반도체 기 판과의 식각 선택비가 높은 물질로 이루어진 제1 하드마스크를 형성하는 단계; 리세스를 위한 제2 하드마스크 패턴을 이용하여 상기 제1 하드마스크를 식각하고, 연속하여 노출되는 상기 버퍼막 및 상기 반도체 기판을 식각하여 리세스 게이트용 트렌치를 형성하는 단계; 및 상기 제1 하드마스크 및 상기 버퍼막을 제거하는 단계를 포함한다.In addition, a method of forming a recess gate of a semiconductor device of the present invention for solving the above problems comprises the steps of forming a buffer film made of a material composed of the same elements as the constituent elements of the semiconductor substrate on the semiconductor substrate; Forming a first hard mask formed of a material having a high etching selectivity with respect to the semiconductor substrate on the buffer layer; Etching the first hard mask using a second hard mask pattern for a recess, and etching the buffer layer and the semiconductor substrate which are successively exposed to form a trench for a recess gate; And removing the first hard mask and the buffer layer.

본 발명에 의한 반도체 소자의 트렌치 형성 방법 및 이를 이용한 리세스 게이트 형성 방법은, 반도체 기판을 식각하여 형성되는 트렌치의 상부 끝단에 발생하는 비크를 제거함으로써 소자의 신뢰성 및 수율(yield)을 향상시킬 수 있다.The trench forming method of the semiconductor device and the recess gate forming method using the same according to the present invention can improve the reliability and yield of the device by removing the beak generated in the upper end of the trench formed by etching the semiconductor substrate. have.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도2a 내지 도2d는 본 발명의 일실시예에 따른 리세스 게이트 형성 방법을 도시한 공정 단면도이다.2A through 2D are cross-sectional views illustrating a method of forming a recess gate according to an exemplary embodiment of the present invention.

도2a에 도시된 바와 같이, 반도체 기판(20) 상에 버퍼(buffer)막(21)을 형성한다. 여기서, 버퍼막(21)은 후속 리세스 게이트용 트렌치 형성시 비크가 발생하게 될 부분이다. 이러한 버퍼막(21)은 상기 반도체 기판(20)을 이루는 물질과 동일한 원소로 구성된 물질로 이루어지되, 그 구조는 반도체 기판(20) 물질과 동일하지 않아도 무방하다. 예를 들어, 반도체 기판(20)이 실리콘 기판인 경우, 버퍼막(21)은 언도프드(undoped) 폴리실리콘막 또는 비정질(amourphous) 폴리실리콘막으로 이루어질 수 있다. 버퍼막(21)의 두께는 100Å 정도인 것이 바람직하다.As shown in FIG. 2A, a buffer film 21 is formed on the semiconductor substrate 20. Here, the buffer layer 21 is a portion where the beak will be generated when the trench for the subsequent recess gate is formed. The buffer layer 21 may be formed of a material composed of the same element as the material of the semiconductor substrate 20, and the structure may not be the same as the material of the semiconductor substrate 20. For example, when the semiconductor substrate 20 is a silicon substrate, the buffer film 21 may be formed of an undoped polysilicon film or an amourphous polysilicon film. It is preferable that the thickness of the buffer film 21 is about 100 GPa.

이어서, 버퍼막(21) 상에 공지의 STI(Shallow Trench Isolation) 공정에 이용되는 패드 산화막(22) 및 패드 질화막(미도시됨)을 순차적으로 형성한다.Subsequently, a pad oxide film 22 and a pad nitride film (not shown) which are used in a known shallow trench isolation (STI) process are sequentially formed on the buffer film 21.

이어서, 패드 질화막, 패드 산화막(22) 및 버퍼막(21)을 소정 패턴으로 패터닝하고, 이 패턴을 마스크로 노출된 반도체 기판(20)을 식각함으로써 소자분리용 트렌치(t1)을 형성한다. Subsequently, the pad nitride film 22, the pad oxide film 22, and the buffer film 21 are patterned in a predetermined pattern, and the semiconductor substrate 20 exposed using the pattern as a mask is etched to form a trench t1 for device isolation.

이어서, 소자분리용 트렌치(t1)을 포함하는 결과물의 전체 구조 상에 절연막을 형성한 후, 패드 산화막(22)이 드러날 때까지 평탄화 공정(예를 들어, CMP)을 수행하여 소자분리용 트렌치(t1) 내부에 매립되는 소자 분리막(23)을 형성한다. 이때, 잔류하는 패드 산화막(22)은 반도체 기판(20)과의 식각 선택비가 높은 물질로서 후속 리세스 게이트용 트렌치 형성시 하드마스크로 작용할 수 있다.Subsequently, an insulating film is formed on the entire structure of the resulting product including the device isolation trench t1, and then a planarization process (for example, CMP) is performed until the pad oxide layer 22 is exposed, thereby forming a device isolation trench ( t1) an isolation layer 23 is formed. In this case, the remaining pad oxide layer 22 is a material having a high etching selectivity with respect to the semiconductor substrate 20, and may act as a hard mask when forming a trench for a subsequent recess gate.

도2b에 도시된 바와 같이, 패드 산화막(22)을 포함하는 결과물의 전체 구조 상에 패드 산화막(22) 및 버퍼막(21)의 식각시 식각 베리어로 작용하는 하드마스크(24)를 형성하고, 패드 산화막(22)에서 식각이 정지되도록 하드마스크(24)를 선택적으로 식각하여 리세스 게이트용 트렌치 형성을 위한 하드마스크(24) 패턴을 형성한다. 이때, 하드마스크(24) 패턴으로 반도체 기판(20)과 동일한 물질(예를 들어, 폴리실리콘)을 이용할 수 있다.As shown in FIG. 2B, a hard mask 24 is formed on the entire structure of the resultant product including the pad oxide film 22 to act as an etching barrier when the pad oxide film 22 and the buffer film 21 are etched. The hard mask 24 is selectively etched to stop the etching in the pad oxide layer 22 to form a hard mask 24 pattern for forming a trench for a recess gate. In this case, the same material as the semiconductor substrate 20 (eg, polysilicon) may be used as the hard mask 24 pattern.

도2c에 도시된 바와 같이, 하드마스크(24) 패턴을 식각 베리어로 노출된 패드 산화막(22)을 식각하고, 연속하여 노출되는 버퍼막(21) 및 반도체 기판(20)을 식각하여 리세스 게이트용 트렌치(t2)를 형성한다. 이때, 버퍼막(21)과 반도체 기판(20)은 동일한 원소로 구성된 물질로 이루어져 있어 식각 선택비의 차이가 거의 없고, 그에 따라 종래의 패드 산화막과 기판이 접하는 부분에 발생하는 비크가 본 발명의 패드 산화막(22)과 버퍼막(21)이 접하는 부분에 발생하게 된다("B" 참조).As illustrated in FIG. 2C, the pad oxide layer 22 having the hard mask 24 pattern as an etching barrier is etched, and the buffer layer 21 and the semiconductor substrate 20 which are continuously exposed are etched to recess gates. A trench t2 is formed. At this time, since the buffer film 21 and the semiconductor substrate 20 are made of the same material, there is almost no difference in the etching selectivity, so that the beak generated in the portion where the conventional pad oxide film is in contact with the substrate is present. The pad oxide film 22 and the buffer film 21 come into contact with each other (see "B").

전술한 바와 같이 하드마스크(24) 패턴으로 반도체 기판(20)과 동일한 물질을 이용하는 경우, 버퍼막(21) 및 반도체 기판(20)의 식각시 하드마스크(24) 패턴이 식각으로 제거될 수 있다. As described above, when the same material as that of the semiconductor substrate 20 is used as the hard mask 24 pattern, the hard mask 24 pattern may be removed by etching the buffer layer 21 and the semiconductor substrate 20. .

도2d에 도시된 바와 같이, 패드 산화막(22) 및 버퍼막(21)을 습식 세정으로 제거한다. 그 결과, 버퍼막(21)의 제거와 함께 비크 발생 부분이 제거되므로, 본 발명의 리세스 게이트용 트렌치(t2)에는 비크가 발생하지 않게 된다("C" 참조). As shown in Fig. 2D, the pad oxide film 22 and the buffer film 21 are removed by wet cleaning. As a result, since the beek generating portion is removed together with the removal of the buffer film 21, the beak does not occur in the recess gate trench t2 of the present invention (see "C").

이어서, 본 명세서에서는 도시되지 않았으나, 후속 공정으로 리세스 게이트용 트렌치(t2) 표면을 따라 게이트 절연막을 형성하고, 이 게이트 절연막 상에 리세스 게이트를 형성한다. Subsequently, although not shown in the present specification, a gate insulating film is formed along the surface of the recess gate trench t2 in a subsequent process, and a recess gate is formed on the gate insulating film.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been specifically recorded in accordance with the above-described preferred embodiments, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

즉, 본 명세서에서는 리세스 게이트 공정을 일례로 하여 설명을 진행하였으 나, 이에 한정되는 것은 아니다. 본 발명은 소정 마스크 패턴과 피식각층 사이의 식각 선택비 차이를 이용하여 피식각층을 식각함으로써 트렌치를 형성하는 모든 공정에 적용 가능하며, 그에 따라 마스크 패턴과 피식각층이 인접하는 부분, 즉, 트렌치의 상부 끝단에 발생할 수 있는 비크와 같은 프로파일 불량을 제거할 수 있다.That is, in the present specification, the recess gate process is described as an example, but the present invention is not limited thereto. The present invention is applicable to all processes for forming trenches by etching the etched layer by using the difference in etching selectivity between the predetermined mask pattern and the etched layer, and thus the mask pattern and the etched layer are adjacent to each other. Eliminates profile defects such as beaks that may occur at the top end.

도1은 종래 기술에 따른 리세스 게이트 공정의 문제점을 설명하기 위한 사진.1 is a photograph for explaining a problem of a recess gate process according to the prior art.

도2a 내지 도2d는 본 발명의 일실시예에 따른 리세스 게이트 형성 방법을 도시한 공정 단면도.2A through 2D are cross-sectional views illustrating a method of forming a recess gate according to an exemplary embodiment of the present invention.

Claims (18)

피식각층 상에 상기 피식각층 구성 원소와 동일한 원소로 구성된 물질로 이루어진 버퍼막을 형성하는 단계;Forming a buffer film on the etched layer, the buffer layer comprising a material composed of the same element as the etched layer constituent element; 상기 버퍼막 상에 상기 피식각층과의 식각 선택비가 높은 물질로 이루어진 하드마스크 패턴을 형성하는 단계; Forming a hard mask pattern formed of a material having a high etching selectivity with respect to the etched layer on the buffer layer; 상기 하드마스크 패턴을 식각 베리어로 상기 버퍼막 및 상기 피식각층을 식각하여 트렌치를 형성하는 단계; 및Forming a trench by etching the buffer layer and the etched layer using the hard mask pattern as an etch barrier; And 상기 하드마스크 패턴 및 상기 버퍼막을 제거하는 단계Removing the hard mask pattern and the buffer layer 를 포함하는 트렌치 형성 방법.Trench formation method comprising a. 제1항에 있어서,The method of claim 1, 상기 트렌치 형성시 상기 버퍼막에 비크가 발생하는The beak is generated in the buffer layer when the trench is formed. 트렌치 형성 방법.How to form a trench. 제1항에 있어서,The method of claim 1, 상기 버퍼막은 상기 피식각층과 다른 구조의 물질로 이루어지는The buffer layer is formed of a material having a structure different from that of the etched layer. 트렌치 형성 방법. How to form a trench. 제1항에 있어서,The method of claim 1, 상기 피식각층은 실리콘으로 이루어지는The etched layer is made of silicon 트렌치 형성 방법.How to form a trench. 제4항에 있어서,The method of claim 4, wherein 상기 버퍼막은 언도프드 폴리실리콘 또는 비정질 폴리실리콘으로 이루어지는The buffer film is made of undoped polysilicon or amorphous polysilicon 트렌치 형성 방법.How to form a trench. 제4항 또는 제5항에 있어서,The method according to claim 4 or 5, 상기 하드마스크 패턴은 산화막으로 이루어지는The hard mask pattern is made of an oxide film 트렌치 형성 방법.How to form a trench. 제1항에 있어서,The method of claim 1, 상기 트렌치는 리세스 게이트용 트렌치인The trench is a trench for the recess gate 트렌치 형성 방법.How to form a trench. 제1항에 있어서,The method of claim 1, 상기 하드마스크 패턴 및 상기 버퍼막 제거 단계는,The hard mask pattern and the buffer film removing step, 습식 세정으로 수행되는Performed by wet cleaning 트렌치 형성 방법.How to form a trench. 반도체 기판 상에 상기 반도체 기판의 구성 원소와 동일한 원소로 구성된 물질로 이루어진 버퍼막을 형성하는 단계;Forming a buffer film made of a material composed of the same elements as the constituent elements of the semiconductor substrate on the semiconductor substrate; 상기 버퍼막 상에 상기 반도체 기판과의 식각 선택비가 높은 물질로 이루어진 제1 하드마스크를 형성하는 단계;Forming a first hard mask formed of a material having a high etching selectivity with respect to the semiconductor substrate on the buffer layer; 리세스를 위한 제2 하드마스크 패턴을 이용하여 상기 제1 하드마스크를 식각하고, 노출되는 상기 버퍼막 및 상기 반도체 기판을 식각하여 리세스 게이트용 트렌치를 형성하는 단계; 및Etching the first hard mask using a second hard mask pattern for a recess, and etching the exposed buffer layer and the semiconductor substrate to form a trench for a recess gate; And 상기 제1 하드마스크 및 상기 버퍼막을 제거하는 단계Removing the first hard mask and the buffer layer 를 포함하는 리세스 게이트 형성 방법.Recess gate forming method comprising a. 제9항에 있어서,The method of claim 9, 상기 리세스 게이트용 트렌치 형성시 상기 버퍼막에 비크가 발생하는When the trench is formed in the recess gate, beak may be generated in the buffer layer. 리세스 게이트 형성 방법.Recess gate formation method. 제9항에 있어서,The method of claim 9, 상기 버퍼막은 상기 반도체 기판과 다른 구조의 물질로 이루어지는The buffer layer is formed of a material having a structure different from that of the semiconductor substrate. 리세스 게이트 형성 방법. Recess gate formation method. 제9항에 있어서,The method of claim 9, 상기 반도체 기판은 실리콘 기판인The semiconductor substrate is a silicon substrate 리세스 게이트 형성 방법.Recess gate formation method. 제12항에 있어서,The method of claim 12, 상기 버퍼막은 언도프드 폴리실리콘 또는 비정질 폴리실리콘으로 이루어지는The buffer film is made of undoped polysilicon or amorphous polysilicon 리세스 게이트 형성 방법.Recess gate formation method. 제12항 또는 제13항에 있어서,The method according to claim 12 or 13, 상기 제1 하드마스크는 산화막으로 이루어지는The first hard mask is made of an oxide film 리세스 게이트 형성 방법.Recess gate formation method. 제9항에 있어서,The method of claim 9, 상기 제2 하드마스크 패턴은 상기 반도체 기판과 동일 물질로 이루어지고,The second hard mask pattern is made of the same material as the semiconductor substrate, 상기 리세스 게이트용 트렌치 형성 단계에서 상기 제2 하드마스크 패턴은 제거되는In the trench forming step of the recess gate, the second hard mask pattern is removed. 리세스 게이트 형성 방법.Recess gate formation method. 제12항에 있어서,The method of claim 12, 상기 제2 하드마스크 패턴은 폴리실리콘으로 이루어지고,The second hard mask pattern is made of polysilicon, 상기 리세스 게이트용 트렌치 형성 단계에서 상기 제2 하드마스크 패턴은 제거되는In the trench forming step of the recess gate, the second hard mask pattern is removed. 리세스 게이트 형성 방법.Recess gate formation method. 제9항에 있어서,The method of claim 9, 상기 제1 하드마스크 및 상기 버퍼막 제거 단계는,Removing the first hard mask and the buffer layer, 습식 세정으로 수행되는Performed by wet cleaning 리세스 게이트 형성 방법.Recess gate formation method. 제9항에 있어서,The method of claim 9, 상기 제1 하드마스크 및 상기 버퍼막 제거 단계 후에,After removing the first hard mask and the buffer layer, 결과물의 전면에 게이트 절연막을 형성하는 단계; 및Forming a gate insulating film on the entire surface of the resultant product; And 상기 게이트 절연막 상에 게이트를 형성하는 단계Forming a gate on the gate insulating layer 를 더 포함하는 리세스 게이트 형성 방법.Recess gate forming method further comprising.
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