KR20060031074A - Ａｔｓｃ 수신기에서의 결합된 심볼 타이밍 및 캐리어위상 복원 회로 - Google Patents

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Abstract

방송용 ATSC 수신기에서 로버스트한 동기화를 위해 사용될 수 있는 결합된 심볼-타이밍 및 캐리어 복원 스킴이 개시된다. 본 발명에 따른 발명은 샘플링-타임 오프셋과 캐리어 위상 오프셋을 ATSC 신호 스펙트럼에 포함되는 모든 잉여 정보를 이용하여 동시에 조절한다. 본 발명에서는 심볼-타이밍 검출기와 캐리어 위상 검출기 사이의 상호작용으로 인해 심각한 멀티 패스 조건에서 로버스트한 동기화를 부여할 수 있는 최적의 샘플링-타임 상수 및 캐리어 위상 오프셋을 동시에 찾을 수 있다.

Description

ＡＴＳＣ 수신기에서의 결합된 심볼 타이밍 및 캐리어 위상 복원 회로{Joint symbol timing and carrier phase recovery circuit for ATSC receiver}
도 1은 나이키스트 필터링으로 인한 동기화에 사용되는 잉여 신호 모델을 나타낸다.
도 2는 캐리어 위상 복원 및 심볼 타이밍 동기화에 이용되는 VSB 신호 모델을 나타낸다.
도 3에는 수학식 3의 에러 검출기를 이용하는 종래의 DSB의 캐리어 위상 트랙킹 루프가 도시된다.
도 4는 본 발명에 따른 신호 모델의 상부 오버랩 영역 및 하부 오버랩 영역을 이용하는 검출기들의 구성을 나타낸다.
도 5는 본 발명에 따른 파일롯 기반의 검출기의 구성을 나타낸다.
도 6에서, 2-레이 멀티 패스 채널에 대해서 파일롯, 상부 및 하부 검출기 S-커브를 나타낸다.
도 7은 도 6과 동일 채널에 대해 최적의 샘플링 타임 순간에서의 각 검출기들의 S-커브를 나타낸다.
도 8은 도 6및 도 7과 동일한 채널 환경에서 고정된 수정 위상 오프셋에서 시간축을 따른 파일롯, 하부 및 상부 검출기의 평균 출력을 나타낸다.
도 9a 및 9b는 위상 에러 검출기의 합성된 S-커브 및 타이밍 에러 검출기의 합성된 S-커브를 도시한다.
도 10은 본 발명에 따른 결합 심볼 타이밍 및 캐리어 위상 복원 스킴을 나타낸다.
도 11은 도 10의 복원 회로의 바람직한 구현예와 유사하게 동작하면서 더 적은 하드웨어를 필요로 하는 다른 변형예를 나타낸다.
도 12는 도 10에 도시된 구성의 다른 변형예를 나타낸다.
도 13은 도 12에 도시된 구현예와 유사하게 동작하면서 더 적은 하드웨어를 필요로 하는 다른 변형예를 나타낸다.
본 발명은 북미식 DTV 기술규격 제정을 위한 국제 기구인 ATSC(Advanced Television System Committee)의 표준에 따른 HDTV(High Definition Television) 에 관한 것이며, 구체적으로는 HDTV의 수신기에 사용되는 캐리어 위상 복원 및 심볼-타이밍 복원 장치에 관한 것이다.ATSC 수신 시스템은 도시에서의 매우 열악한 멀티 패스 환경에서 동작하도록 설계된다. 이러한, 멀티 패스 환경은 빌딩이나 다른 전형적인 도시 건축물로부터의 전파의 반사로 인해 강한 고스트 신호들이 발생될 수 있다. 따라서, ATSC 수신기는 이러한 환경에서 안정적으로 동작을 가능하게 하기 위해 매우 로버스트한 캐리어 위상 복원 및 심볼 타이밍 복원 방법을 제 공해야 한다.
디지털 전송 시스템 및 미국향 디지털 TV 전송 방식으로 제안된 ATSC 8 VSB(Vestigial Side Band) 전송 시스템에서는 주파수 효율을 높이기 위하여 전송 신호에 데이터 신호만을 실어 보낸다. 즉, 송신측에서 데이터 복원을 위하여 클록에 대한 정보는 전송하지 않는다. 따라서, 수신측에서는 데이터만이 존재하는 수신 신호들 중에서 이들 데이터를 복원하기 위하여 송신시에 사용된 것과 같은 클록을 생성하여야 한다. 이 역할을 수행하는 부분이 타이밍 복원부이다.
또한, 전송된 데이터를 복원하기 위하여 수신된 데이터를 캐리어 신호를 제거한 저주파수의 데이터로 복원할 때 전송된 정확한 캐리어의 위상을 생성하여야 한다. 이 역할을 수행하는 부분이 캐리어 위상 복원부이다.
일반적으로, 캐리어 위상 복원 및 심볼 타이밍 복원은 분리된 진행 절차를 갖고 처리된다. 또한, 일반적으로는 PLL(phase locked loop)이 캐리어 위상 복원에 사용되고, 세그먼트 동기 기반 알고리즘(segment sync based algorithm) 또는 상부 오버랩 영역에서 잉여 정보를 이용하는 가드너 알고리즘(Gardner algorithm)이 심볼 타이밍 복원에 사용된다.
그러나, ATSC 송신 시스템은 오프셋-변조 포맷에 기초를 두고 있다. 따라서, 이 경우, 위상 복원 회로를 심볼 타이밍 오프셋에 의존하지 않도록 설계할 수 없으며, 마찬가지로 심볼 타이밍 복원 회로를 위상 오프셋에서 완전히 독립하도록 설계하는 것도 불가능하다. 여기에 대한 구체적인 기술적 설명은 U. Mengali, A.N. D'Andrea의 synchronization Techniques for Digital Receivers, Plenum Press, NY, 1997"의 제8장에 자세하게 설명되어 있다.
종래에는, 캐리어 위상 복원 회로와 심볼 타이밍 복원 회로 사이의 복잡한 상호작용을 회피하기 위해 몇 가지 방법을 사용하였다. 예를 들어, 캐리어 복원(CR) 회로에서는 넓은 대역폭을 사용하고, 심볼 타이밍 복원(STR) 회로에서는 좁은 대역폭을 사용함으로써 ATSC 복조기에서의 수행을 안정화시키는데 도움을 줄 수 있었다.
하지만, 이러한 종래의 복원 회로는 캐리어 위상 복원과 심볼 타이밍 복원을 완전히 독립시킬 수는 없는 문제를 가지고 있다.
본 발명은 캐리어 복원 회로와 심볼 타이밍 복원 화로의 상호작용을 회피하여 처리하지 않고, 캐리어 위상 복원 및 심복 타이밍 복원은 결합된 프로세스로 처리되도록 설계된 ATSC 수신기를 제공하는 데 그 목적이 있다.
또한, 본 발명은 특히 캐리어 위상 및 심볼 타이밍 동기화 모두를 위해 ATSC 신호 내에 존재하는 모든 잉여 정보를 이용하도록 설계되는 것을 목적으로 한다.
즉, 본 발명의 또 다른 목적은 신호 스펙트럼의 모든 잉여 정보를 이용하여 ATSC 수신기에서 캐리어 위상 복원과 심볼 타이밍 복원을 동시에 수행하는 장치를 제공하는 것이다.
상술한 바와 같은 본 발명의 목적을 달성하기 위한, 본 발명의 일 실시예에서, 디지털 방송을 수신하는 ATSC 수신기는, 수신된 신호 중 파일롯 신호를 이용한 제1 위상 에러를 검출하는 파일롯 검출부, 상기 수신된 신호 중 정보를 포함하는 신호 영역과 상기 정보를 포함하는 신호의 복제 신호 영역이 상기 정보를 포함하는 신호 스펙트럼의 하측에서 오버랩하는 하부 오버랩 영역의 데이터를 이용한 제2 위상 에러를 검출하는 하부 검출부, 상기 수신된 신호 중 상기 정보를 포함하는 신호 영역과 상기 정보를 포함하는 신호의 복제 신호 영역이 상기 정보를 포함하는 신호 스펙트럼의 상측에서 오버랩하는 상부 오버랩 영역의 데이터를 이용한 제3 위상 에러를 검출하는 상부 검출부, 상기 제1 위상 에러, 상기 제2 위상 에러 및 상기 제3 위상 에러를 합산하여 캐리어 위상 오프셋을 검출하는 제1 연산부, 및 상기 제1 위상 에러 및 상기 제2 위상 에러를 합산하고 여기에 상기 제3 위상 에러를 감산하여 심볼 타이밍 오프셋을 검출하는 제2 연산부를 포함하고, 상기 제1 연산부의 연산 결과와 상기 제2 연산부의 연산 결과가 동시에 제로가 되는 최적의 샘플링 타이밍 순간과 최적의 캐리어 위상 오프셋을 검출한다.
바람직하게는, 상기 제1 연산부는 상기 제2 위상 에러에 제1 상수를 승산하고, 상기 제3 위상 에러에 제2 상수를 승산한 뒤, 상기 제1 위상 에러, 상기 제2 위상 에러 및 상기 제3 위상 에러를 합산하며, 상기 제2 연산부는 상기 제2 위상 에러에 상기 제1 상수를 승산하고, 상기 제3 위상 에러에 상기 제2 상수를 승산한 뒤, 상기 제1 위상 에러 및 상기 제2 위상 에러를 합산하고 여기에 상기 제3 위상 에러를 감산할 수 있다.
본 발명의 일 실시예에서, 상기 제1 연산부 및 상기 제2 연산부는 상기 제1 위상 에러, 상기 제2 위상 에러 및 상기 제3 위상 에러의 평균화 값이 동시에 제로 가 되는 지점을 피드백을 통해 검출할 수 있다.
한편, 상기 1 연산부 및 상기 제2 연산부는,
Figure 112004045561212-PAT00001
;
Figure 112004045561212-PAT00002
; 및
Figure 112004045561212-PAT00003
를 동시에 만족시켜, 상기 제1 연산부의 연산 결과와 상기 제2 연산부의 연산 결과가 동시에 제로가 되는 최적의 샘플링 타이밍 순간과 최적의 캐리어 위상 오프셋을 검출하고, 여기서, E[ㅇ]는 평균화 동작의 의미하며, eP(k)는 상기 제1 위상 에러 신호이며, eL(k)는 상기 제2 위상 에러 신호이며, eU(k)는 상기 제3 위상 에러 신호이며, θ는 캐리어의 위상이며, τ는 샘플링 타임 순간이다.
바람직하게는, 상기 제1 위상 에러 신호는 ep(k) = Ik Qk sign(|I k |-|Qk |) 로 구현되며, 여기서, Ik 및 Qk 는 정보를 포함하는 신호의 하부 영역에서 오버랩되는 신호의 가운데 주파수가 제로 주파수가 되도록 쉬프트된 입력 신호의 실수 성분 및 허수 성분의 평균 값을 나타내며, 상기 제2 위상 에러 신호는, eL(k) = IkQ k sign(E[|Ik|-|Qk|]) 로 구현되며, 여기서, Ik 및 Qk 는 상기 정보를 포함하는 신호의 하부 영역에서 오버랩되는 신호의 가운데 주파수가 제로 주파수가 되도록 쉬프트된 입력 신호의 실수 성분 및 허수 성분을 나타내며, 상기 제3 위상 에러 신호는 eU(k) = IkQk sign(E[|Ik|-|Qk|]) 로 구현되며, 여기서, Ik 및 Qk 는 상기 정보를 포함하는 신호의 상부 영역에서 오버랩되는 신호의 가운데 주파수가 제로 주파수가 되도록 쉬프트된 입력 신호의 실수 성분 및 허수 성분을 나타낸다.본 발명의 일 구현예에서, 상기 수신기는, 수신된 디지털 신호의 가운데 주파수가 제로 주파수가 되도록 쉬프팅 시키기 위한 NCO(numerically controlled oscillator), 상기 쉬프팅된 신호의 실수 성분 및 허수 성분을 각각 스퀘어 루트 라이징된 코사인 형태(square root raised-cosign shape)로 필터링하기 위한 2개의 MF(matched filter), 상기 필터링된 신호를 재샘플링하기 위한 복소 디지털 보간기, 상기 재샘플링된 신호 중 상기 정보를 포함하는 신호의 하부 영역에서 오버랩되는 신호의 가운데 주파수가 제로 주파수가 되도록 쉬프트 시키기 위한 제1 주파수 쉬프터, 상기 재샘플링된 신호 중 상기 정보를 포함하는 신호의 상부 영역에서 오버랩되는 신호의 가운데 주파수가 제로 주파수가 되도록 쉬프트 시키기 위한 제2 주파수 쉬프터, 상기 제1 주파수 쉬프터에서 출력된 신호 중 잉여 정보만을 추출하기 위한 제1 및 제2 프리-필터, 상기 제2 주파수 쉬프터에서 출력된 신호 중 상기 잉여 정보만을 추출하기 위한 제3 및 제4 프리-필터, 상기 제1 및 제2 프리-필터에서 출력된 실수 성분 및 허수 성분의 신호를 이용하여 상기 제1 위상 에러를 생성하는 상기 파일롯 검출부, 상기 제1 및 제2 프리-필터에서 출력된 실수 성분 및 허수 성분의 신호를 이용하여 상기 제2 위상 에러를 생성하는 상기 하부 검출부, 상기 제3 및 제4 프리-필터에서 출력된 실수 성분 및 허수 성분의 신호를 이용하여 상기 제3 위상 에러를 생성하는 상기 상부 검출부 및 상기 제1 위상 에러와 상기 제2 위상 에러를 합산하기 위한 제1 가감부, 상기 제1 가감부의 출력 값에서 상기 제3 위상 에러를 감산하여 상기 심볼 타이밍 오프셋을 생성하기 위한 제2 가감부, 상기 제1 가감부의 출력 값에 상기 제3 위상 에러를 합산하여 상기 캐리어 위상 오프셋을 생성하기 위한 제3 가감부, 상기 심볼 타이밍 오프셋을 입력받아 필터링하고 상기 복소 디지털 보간기로 필터링된 신호를 출력하기 위한 심볼 타이밍 복원 루프 필터, 및 상기 캐리어 위상 오프셋을 입력받아 필터링하고 상기 NCO로 필터링된 신호를 출력하기 위한 캐리어 위상 복원 루프 필터를 포함한다.
바람직하게는, 상기 잉여 정보는 상기 파일롯 신호, 상기 하부 오버랩 영역 및 상기 상부 오버랩 영역의 신호이다.
본 발명의 일 실시예에서, 상기 파일롯 검출부는, 상기 제1 프리-필터에서 출력된 실수 성분 신호의 평균값을 산출하기 위한 제1 평균값 생성부, 상기 제2 프리-필터에서 출력된 허수 성분 신호의 평균값을 산출하기 위한 제2 평균값 생성부, 상기 제1 평균값 생성부의 출력 신호의 절대값을 산출하기 위한 제1 절대값 산출부, 상기 제2 평균값 생성부의 출력 신호의 절대값을 산출하기 위한 제2 절대값 산출부, 상기 제1 절대값 산출부의 출력 값에서 상기 제2 절대값 산출부의 출력 값을 감산하기 위한 제4 가감부, 상기 제1 가감부의 출력 값에 sign 함수를 연산하기 위한 제1 sign 함수부, 및 상기 제1 sign 함수부의 출력값에 상기 제1 평균값 생성부의 출력 신호 및 상기 제2 평균값 생성부의 출력 신호를 승산하기 위한 제1 승산부 를 포함한다.
본 발명의 일 실시예에서, 상기 하부 검출부는, 상기 제1 프리-필터에서 출력된 실수 성분 신호의 절대값을 산출하기 위한 제3 절대값 생성부, 상기 제2 프리-필터에서 출력된 허수 성분 신호의 절대값을 산출하기 위한 제4 절대값 생성부, 상기 제3 절대값 산출부의 출력 값에서 상기 제4 절대값 산출부의 출력 값을 감산하기 위한 제5 가감부, 상기 제5 가감부에서 출력된 신호의 평균값을 산출하기 위한 제3 평균값 생성부, 상기 제3 평균값 생성부의 출력 값에 sign 함수를 연산하기 위한 제2 sign 함수부, 및 상기 제2 sign 함수부의 출력값에 상기 제1 프리-필터의 출력 신호 및 상기 제2 프리-필터의 출력 신호를 승산하기 위한 제2 승산부를 포함한다.
본 발명의 일 실시예에서, 상기 상부 검출부는, 상기 제3 프리-필터에서 출력된 실수 성분 신호의 절대값을 산출하기 위한 제5 절대값 생성부, 상기 제4 프리-필터에서 출력된 허수 성분 신호의 절대값을 산출하기 위한 제6 절대값 생성부, 상기 제5 절대값 산출부의 출력 값에서 상기 제6 절대값 산출부의 출력 값을 감산하기 위한 제6 가감부, 상기 제6 가감부에서 출력된 신호의 평균값을 산출하기 위한 제4 평균값 생성부, 상기 제4 평균값 생성부의 출력 값에 sign 함수를 연산하기 위한 제3 sign 함수부, 및 상기 제3 sign 함수부의 출력값에 상기 제3 프리-필터의 출력 신호 및 상기 제4 프리-필터의 출력 신호를 승산하기 위한 제3 승산부를 포함한다.
본 발명과 본 발명의 동작성의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
본 발명은 캐리어 복원 회로와 심볼 타이밍 복원 화로의 상호작용을 회피하도록 하는 데 있지 않다. 오히려, 캐리어 위상 복원 및 심복 타이밍 복원은 결합된 프로세스로 처리된다. 더욱이, 본 발명에 따른 결합된 캐리어 복원(CR)/심볼 타이밍 복원(STR) 회로는 특히 캐리어 위상 및 심볼 타이밍 동기화 모두를 위해 ATSC 신호 내에 존재하는 모든 잉여 정보를 이용하도록 설계된다.
상기 잉여 정보는, 파일롯, 하부 오버랩 영역 및 상부 오버랩 영역을 포함한다.
파일롯 신호는 데이터의 복원을 용이하게 하기 위해 데이터 심볼 마다 부가되어 전송되는 강한 전력을 갖는 임펄스 신호이다. 하부 오버랩 영역은 정보를 포함하는 신호와 이 신호의 복제된 신호가 신호의 하측에서 오버랩되는 영역이며, 상부 오버랩 영역은 정보를 포함하는 신호와 이 신호의 복제된 신호가 신호의 상측에서 오버랩되는 영역을 의미한다.
도 1은 나이키스트 필터링으로 인한 동기화에 사용되는 잉여 신호 모델을 나타낸다.
오버랩 영역에서의 잉여 부분은 송신기의 나이키스트 필터 결과 생성된다. 이러한 나이키스트 필터링은 불필요한 심볼 간 간섭(ISI)이 발생하지 않으면서도 점유된 대역폭을 줄일 수 있게 한다.
나이키스트 필터링은 롤-오프(roll-off) 팩터(factor)에 의해 특징이 결정된다. 즉, 롤-오프 팩터가 작아질수록 신호 대역폭은 좀 더 좁아지고, 신호 내에 더 적은 잉여 정보가 포함될 수 있다. 그 결과, 수신되는 신호를 동기화하는 게 더욱 어려워지며, 수신기의 수행 능력은 동기화 에러에 좀 더 민감해지게 된다.
반면에, 롤-오프 팩터가 커질수록 신호 대역폭은 좀 더 넓어지고, 신호 내에 더 많은 잉여 정보가 포함될 수 있다. 그리고, 동기화 프로세스는 좀 더 신뢰성을 갖게 된다.
실제 시스템에서, 롤-오프 팩터는 점유된 대역폭과 동기화의 용이성 사이에서 트래이드-오프(trade-off)로 선택된다. 예를 들어, ATSC 전송 시스템은 R=0.115의 롤-오프 팩터를 갖는 나이키시트 필터링을 사용한다.
도 2는 캐리어 위상 복원 및 심볼 타이밍 동기화에 이용되는 VSB 신호 모델을 나타낸다.
도 2를 참조하면, ATSC 시스템에서 하부 신호 영역은 파일롯 성분을 포함한다. 따라서, 신호 스펙트럼의 하측 부분은 비억압 캐리어(unsuppressed carrier)를 갖는 더블-사이드 밴드(DSB) 신호로 볼 수 있다. 한편, 신호의 상측 부분은 파일롯 성분을 포함하지 않고, 동기화 목적으로 이 부분은 억압 캐리어(suppressed carrier)를 갖는 DSB(DSB-SC)로 간주될 수 있다.반면, 신호 스펙트럼의 중간 부분은 정보를 포함하는 신호 영역으로 잉여 정보로 구성되지 않아, 본 발명에서는 동기화 프로세스에 사용되지 않는다.
본 발명에 따른 결합된 캐리어 복원(CR)/심볼 타이밍 복원(STR) 회로는 특히 캐리어 위상 및 심볼 타이밍 동기화 모두를 위해 ATSC 신호 내에 존재하는 모든 잉여 정보, 즉 파일롯 신호, 하부 오버랩 영역, 및 상부 오버랩 영역을 이용하도록 설계된다.
만일 MAP(maximum a-posteriori) 추정 루프를 이용하면, DSB-SC의 캐리어 위상 동기화의 가장 좋은 수행 능력이 달성될 수 있음을 잘 알려져 있다. MAP 추정 루프에 대한 설명은 M.K. Simon 의 optimal receiver structures for phase-multiplexed modulations" IEEE Trans. Commun, Vol. COM-26, No.6, June 1978, pp.865-872 에 구체적으로 설명되어 있다. 이 경우 수신기에서의 위상 에러 신호는 다음 수학식과 같이 생성된다.
Figure 112004045561212-PAT00004
여기서 Ik 및 Qk 는 수신기 매칭 필터의 실수(in-phase) 및 허수(quadrature) 출력이고, Es는 신호 전력이며, N0 는 AWGN(additive white Gaussian noise) 의 싱글-사이드 전력 스펙트럼 덴시티를 나타낸다. 하지만, 최적의 MAP 회로는 수신기가 신호 대 잡음비(SNR)에 대한 정보를 알고 있을 것을 요구하기 때문에 실용적이지는 못하다.
하지만, 만일에 SNR이 낮다고 가정한다면 유용한(부-최적의) 근사치를 얻을 수 있다. 이러한 경우에, 수학식 1에서의 tanh(x) 함수는 다음 수학식과 같이 근사화 될 수 있다.
Figure 112004045561212-PAT00005
이러한 근사치를 이용하여 수학식 1의 위상 에러 검출식은 다음 수학식으로 표현될 수 있는 간단한 위상 에러 검출식을 이용한 검출기를 도출할 수 있다.
Figure 112004045561212-PAT00006
M.K. Simon 의 optimal receiver structures for phase-multiplexed modulations" IEEE Trans. Commun, Vol. COM-26, No.6, June 1978, pp.865-872 의 설명된 바와 같이, 수학식 3의 위상 에러 신호는, 종래의 이중 위상(bi-phase) 코스타 루프 에러 신호(Coasta loop error signal)(IkQk) 와 상기 검출기와 관련된 락 검출 신호 (Ik 2 - Qk 2)의 프로덕트(product) 결과이다.수학식 3을 이용한 위상 에러 검출기는, 종래의 코스타 루프가 동작할 수 없는 비-이진 알파벳(Non-binary alphabets), 예를 들어 사차 위상 쉬프트 키잉 변조(Quaternary phase shift keying modulation)에 적합하다.
도 3에는 수학식 3의 에러 검출기를 이용하는 종래의 DSB의 캐리어 위상 트랙킹 루프가 도시된다.
도 3을 참조하면, 수학식 3을 이용한 에러 검출기(300)는 NCO(numerically controlled oscillator; 301), 2 개의 매칭 필터(MF; 302, 303), 가감부(304), 2개의 제곱부(305, 306), 2개의 승산부(307, 및 308) 및 루프 필터(309)를 포함한다.
ADC(Analog-to-Digital Converter; 미도시)에서 출력된 신호는 NCO(301)로 입력되어, NCO(301)는 신호를 쉬프팅시켜, 가운데 주파수 fc가 쉬프트 후 제로 주파수가 되도록 한다. 이러한 쉬프트 후 신호는 복소 신호가 된다. 따라서 NCO(301)의 실수 출력 신호는 쉬프트된 신호에 cos(2πfckT+θ) 를 곱하여 생성하고 허수 출력 신호는 쉬프트된 신호에 sin(2πfckT+θ)를 곱하여 생성한다. 여기서, T는 샘플링 구간이며, θ는 NCO 의 위상이고, k=0,1,2,3...... 이다
생성된 실수 성분 신호는 매칭 필터(302)로 입력되어 필터링된다. 상기 매칭 필터는 스퀘어 루트 라이징된 코사인 형태와 0.5(f2-f1)=0.5fc 의 3dB 대역폭을 갖는다. 필터링 후 실수 성분 신호(Ik) 및 허수 성분 신호(Qk)는 각각 제곱부(305, 306)에서 제곱되어, Ik 2 값과, Qk 2 값이 생성된다. 그리고, 상기 제곱 값들은 가감부(304)에서 감산되어 Ik 2 - Qk 2 값이 되고, 승산부(307, 308)에서 실수 성분 신호(Ik) 및 허수 성분 신호(Qk)와 승산되어, 위상 에러 신호 ep(k) 즉, I kQk(Ik 2 - Qk 2)이 생성된다.
상기 위상 에러 신호 ep(k) 는 루프 필터(309)로 입력된다. 루프 필터(309)는 NCO(301)에서 캐리어 위상 오프셋을 조절하기 위해 사용된다.
한편, 수학식 3의 에러 검출기는 4차의 프로덕트 항(product term)을 포함하고 있고, 그 결과, 이 루프에 대한 제곱 손실도 4차의 노이즈 프로덕트를 포함하고 있음을 본 발명이 속하는 당업자라면 쉽게 파악할 수 있다.
도 3에서의 제곱 손실을 줄이고 트랙킹 수행 능력을 향상시키기 위해, 몇 가지 응용에서는, 수학식 3의 에러 검출기를 다음 식과 같은 다른 검출기로 대체가 가능하다.
Figure 112004045561212-PAT00007
여기서, E[ㅇ]는 평균화 동작을 의미하며, sign() 함수는 변수의 sign 값을 리턴한다. 수학식 4의 에러검출기는 수학식 3과 같이 동일한 형상의 S- 커브를 갖지만, 수학식 4의 트랙킹 모드는 2차의 노이즈 항만을 포함하기 때문에, 더 적은 제곱 손실을 제공한다는 것을 볼 수 있다.
수학식 4의 위상 에러 검출기는 ATSC 신호의 하부 또는 상부 오버랩 영역에 적용될 수 있음은 명백하다. 즉, 주파수 영역에서의 신호를, 주파수 f1 가 제로-주파수(DC)가 되도록 쉬프트 시키면, 상기 에러 검출기는 하부 오버랩 영역 내의 정보를 이용하게 된다. 또한, 주파수 영역에서의 신호를, 주파수 f2 가 제로-주파수(DC)가 되도록 쉬프트 시키면, 상기 에러 검출기는 상부 오버랩 영역 내의 정보 를 이용하게 된다.
이상적인(또는 non-multipath) 채널에서, 하부 오버랩 영역 또는 상부 오버랩 영역에 적용되는 양 검출기 모드는 동일한 형상의 S-커브를 갖고 상기 S-커브에서 동일한 제로-크로싱 포이트 위치(positon of zero-crossing point)를 갖는다. 따라서, 이상적인 채널에서는, 이들 검출기들의 출력들은 간단히 함께 가산되어 더 좋은 노이즈 수행 능력을 제공할 수가 있다.
이하, 상부 오버랩 영역에 적용되는 검출기는 상부 검출기(upper detector)로 지칭하며, 하부 오버랩 영역에 적용되는 검출기는 하부 검출기(lower detector)로 지칭한다.
수학식 4에 따른 상부 오버랩 영역 및 하부 오버랩 영역을 이용하는 검출기들의 구성이 도 4에 도시된다.
도 4에 도시된 수학식 4을 이용한 에러 검출기(400)는 NCO(401), 2 개의 MF(matching filter; 402, 403), 주파수 쉬프터(404), 절대값 생성부(405, 406), 평균값 생성부(407), sign 함수부(408), 및 2개의 제곱부(409, 410), 루프 필터(411), 및 가감부(412)를 포함한다.
MF(402, 403)에서 신호가 필터링되는 것은 도 3에서와 동일하다. 그런 다음, 필터링된 신호는 주파수 쉬프터(404)로 입력된다. 주파수 쉬프터는 하부 검출기(lower detector)의 경우, 신호의 제로 주파수가 도 2에 도시된 f1이 되도록 쉬프팅하며, 상부 검출기(upper detector)의 경우, 신호의 제로 주파수가 도 2에 도 시된 f2이 되도록 쉬프팅한다.
그런 다음, 절대값 생성부(405, 406)를 거쳐 |Ik| 값과 |Qk| 값을 생성한다. 그리고 가감부(412)를 통해 |Ik|-|Qk| 값을 생성하고, 평균값 생성부(407) 및 sign 함수부(408)를 통해 수학식 4의 sign(E[|Ik|-|Qk|]) 값을 생성한다. 그리고 승산부(409, 410)를 통해 각각 Ik 값과 Qk 값을 승산하여, 위상 에러 신호 ep (k) 즉, IkQk sign(E[|Ik|-|Qk|])이 생성된다.
상기 위상 에러 신호 ep(k) 는 루프 필터(411)로 입력된다. 루프 필터(411)는 NCO(401)에서 캐리어 위상 오프셋을 조절하기 위해 사용된다.
여기서 주목할 만한 사실은, 만일 파일롯 기반의 검출기 S-커브가 동일한 형상을 갖고 정의 슬로프(positive slope)로 동일한 제로-크로싱 포인트 위치를 갖는다면, 파일롯 정보도 또한 상술한 검출기들에 추가될 수 있다는 것이다. 이것을 가능하게 하기 위해서는, 파일롯 기반 검출기는 도 4에 도시된 구성과 유사한 구성을 가져야 한다. 그러나, 이 경우, 그 이상의 프로세싱을 하기 전에 파일롯 정보를 제외한 모든 정보를 제거해야만 한다.
파일롯 검출기는 다음의 수학식에 따라 동작한다.
Figure 112004045561212-PAT00008
여기서, Ik 및 Qk 는 쉬프트된 입력 신호의 동일 위상(in-phase) 및 직교(quadrature) 성분의 평균(DC) 값이다. 즉, Ik 및 Qk 는 파일롯 정보로만 구성된다. 락 검출기(lock detector)는 Ik 및 Qk 를 생성할 때 이미 평균화 단계를 처리했기 때문에, 평균화 동작의 필요가 없다. 파일롯 기반의 검출기의 구성은 도 5에 도시된다.
도 5에 도시된 파일롯 기반의 위상 에러 검출기는 상술한 바와 같이 도 4의 위상 에러 검출기와 유사한 구성을 갖는다. 다만, 도 5에서 파일롯 기반의 위상 에러 검출기는 절대값을 추출하기 전에 먼저 Ik 성분 및 Qk 성분의 평균값을 구하는 순서의 차이가 있을 뿐이다.
따라서, 도 4에 도시된 상부 검출기 및 하부 검출기의 구성과 도 5에 도시된 파일롯 기반의 검출기의 구성이 유사하기 때문에, 이상적인(non-multipath) 채널에서 3 개의 검출기 즉, 파일롯 검출기, 상부 검출기, 및 하부 검출기의 출력들은 함께 가산될 수가 있다.
하지만, 멀티 패스 채널에서는, 위상 에러 검출기들의 모든 출력들을 단순하게 가산하는 것이 불가능하다. 멀티 패스 채널은 여러 가지 다른 방법으로 상부 및 하부 검출기들에 영향일 미칠 수 있기 때문이다. 즉, 신호가 심각한 멀티 패스 채널을 통해 전송된다면 S-커브의 형상 및 정의 슬로프(positive slope)를 갖는 제로-크로싱 포인트 위치는 하부 및 상부 검출기가 동일하지 않을 수 있다. 이와 같은 현상은 도 6에 도시되어 있다.
도 6에서, 2-레이 멀티 패스 채널에 대해서 파일롯, 상부 및 하부 검출기 S-커브를 점선으로 표시하였다.
도 6에 도시된 2-레이 멀티 패스 채널 환경, 고스트 지연 τ=25.5Ts, 고스트 진폭은 A=0dB, 그리고 고스트 위상 ψ=0°인 채널이며, 수렴 포인트는 δt=(0.5+2k)Ts, φ=(22.5±90k)°, k=1, 2, 3...... 인 예를 도시하였다.
도 6을 참조하면, 이 경우 하부 검출기 및 상부 검출기는 반대되는 형상의 S-커브를 갖고 있다. 이들 검출기들의 신호를 가산하면 수행 능력을 열화시키는 결과를 가져온다. 더욱이, 채널 환경은 도 6에 도시된 것보다 더욱 열악할 수도 있다. 예를 들어, 채널이 파일롯 주파수 내의 딥 널(deep-null)을 유도할 수 있다. 이 경우, 결합된 검출기의 출력은, 제로-게인 에러 신호를 제공할 수 있다. 하부 또는 상부 검출기들이 독립적으로 동작할 수 있을 경우에도 마찬가지 결과를 가져온다.
그러나, 상부 및 하부 검출기가 동일한 형상 및 동일한 정(+)의 슬로프(positive slope)의 제로-크로싱 포인트 위치를 갖는 최적의 샘플링 타임 순간이 존재할 수 있다.
도 7은 도 6과 동일 채널에 대해 최적의 샘플링 타임 순간에서의 각 검출기들의 S-커브를 나타낸다. 즉, 도 7의 예를 보면, 도 6과 같은 동일한 채널에 대해, 도 6과는 다른 즉 최적의 샘플링 타임 순간(δt=0.5)이 도시된다.
도 6 및 7을 참조하면, 파일롯 및 하부 검출기들은 어떤 샘플링 순간에도 서 로 가산될 수 있음을 알 수 있다. 하지만, 파일롯, 하부 및 상부 검출기들의 동시 이용을 가능하게 하기 위해서는, 최적의 샘플링 순간을 찾을 필요가 있다.
그러나, 최적의 샘플링 타임 순간은 캐리어 복원(CR) 시스템과 독립적으로 발견될 수 없다. 예를 들어, 종래의 심볼 타이밍 복원(STR) 스킴을 이용하는 것은 불가능하다. 즉, 세그먼트 동기 상관관계에 기초한 STR 스킴 또는 가드너 알고리즘 등에 기초한 STR 스킴을 이용하는 것은 불가능하다.
다시 말하면, 최적의 샘플링 타임 위치(position) 및 최적의 캐리어 위상을 찾는 프로세스는 파일롯, 하부 및 상부 검출기들로부터의 정보를 결합하여 이용하여 수행되어야 한다. 수학식 4 및 5에 따른 위상 에러 검출기의 출력은 위상에만 의존할 뿐만 아니라 샘플링 타임 오프셋에도 의존하기 때문에 상기 파일롯, 하부 및 상부 검출기들로부터의 정보를 결합하여 이용하는 것이 가능하다.
종래의 대부분의 시스템에서는 이러한 캐리어 복원과 심볼 타이밍 복원의 의존성은 원하지 않는 효과로 처리되었다. 하지만 반대로, 본 발명에 따른 회로에서는 이러한 의존성은 결합되어 최적의 위상 및 타이밍 에러 추정을 제공하는데 이용된다.
최적의 샘플링 시간 포지션 τ=τopt 및 최적의 캐리어 위상 오프셋 θ=θopt 가 다음 수학식들 조건 하에서 발견될 수 있다.
Figure 112004045561212-PAT00009
Figure 112004045561212-PAT00010
Figure 112004045561212-PAT00011
상기 수학식 6 내지 8을 만족시키는 지점에서 τ=τopt ,θ=θopt 즉, 최적의 샘플링 타임 순간과 최적의 캐리어 위상 오프셋이 된다.
여기서, eP(k), eL(k), eU(k) 는 파일롯, 하부 및 상부 검출기들 출력 각각을 나타내며, θ는 캐리어 위상이고, τ는 샘플링 타임 순간을 나타낸다. 본 발명이 속하는 기술의 당업자들은 E[eP(k)]가 S-커브임을 쉽게 알 수 있을 것이다.
이하, 상기 수학식 6 내지 8의 조건을 만족하기 위해, 위상 및 타임 에러 검출기는 아래 수학식들의 형태를 가져야 함을 보인다.
Figure 112004045561212-PAT00012
Figure 112004045561212-PAT00013
여기서, K1 및 K2 는 K1 > 0 및 K2 > 0 인 고정 계수이다.
만일, (그리고 이 경우에만) 수학식 6의 조건을 만족하는 경우, 타이밍 및 위상 에러 검출기 모두가 제로(zero)를 출력함을 쉽게 알 수 있다. 그러나, 이러한 조건은 두 시스템 즉 수학식 9의 캐리어 복원(CR) 및 수학식 10의 심볼 타이밍 복원(STR)이 함께 동작할 때(work together) 에만 효력이 있다.
한편, 종래의 분리된 캐리어 복원 스킴에서는, 수학식 6의 조건을 만족하지 않더라도, 위상 에러 검출 신호가 제로가 되는 것, 즉, eP(k) + K1eL(k) = -K2eU(k) 가 되는 것이 가능하다. 그러나, 본 발명에 따른 결합 스킴에서는, 수학식 6을 만족하지 않고, eP(k) + K1eL(k) = -K2eU(k) 만을 만족시키는 상황은 피해야 한다. 그 이유는 이 경우, 위상 에러 검출 신호가 제로가 되더라도, 타이밍 에러 검출기는 비-제로 출력을 제공하게 되어, 캐리어 위상 복원과 심볼 타이밍 복원의 결합 스킴은 항상 안정화된 위상/타임 포인트 θ=θopt ,τ=τopt 로 수렴하도록 계속해서 동작해야 할 것이기 때문이다.
수학식 10의 타이밍 에러 검출기에서 eU(k)의 네거티브 사인(sign)은 E[eU(k)]의 시간 축을 따른 네거티브 슬로프 특성에 의해 결정됨은 본 발명의 당업자에 의해 쉽게 알 수 있다. 고정된 수정 위상 오프셋 θ=θopt (φ=22.5°)서 시간축을 따른 파일롯, 하부 및 상부 검출기의 평균 출력이 도 8에 도시되어 있다. 도 8은 도 6 내지 7과 동일한 채널 환경이다.
도 7을 참조하면, 타이밍 오프셋이 최적화(δt=0.5)될 때, 캐리어 위상이 φ =22.5° 또는 φ= -67.5°일 때 수학식 6의 조건을 만족시키며, 마찬가지로 도 8을 참조하면, 위상 오프셋이 최적화(φ=22.5°) 될 때, 심볼 타이밍 오프셋이 δt=0.5 또는 δt=2.5 일 때 수학식 6의 조건을 만족시키는 최적의 샘플링 타임 순간과 최적의 캐리어 위상 오프셋 즉, θ=θopt ,τ=τopt 이 된다.
수학식 9의 위상 에러 검출기 E[PED(k)]의 합성된 S-커브 및 수학식 10의 타이밍 에러 검출기 E[TED(k)]의 합성된 S-커브가 도 9a 및 9b에 각각 도시된다.
도 9a 를 참조하면, 캐리어 위상 오프셋이 φ=22.5° 또는 φ= -67.5°일 때 수학식 9 즉 위상 에러 검출기의 출력이 제로가 되며, 도 9b를 참조하면, 심볼 타이밍 오프셋이 δt=0.5 또는 δt=2.5 일 때 수학식 10 즉 타이밍 에러 검출기의 출력이 제로가 됨을 알 수 있다.
본 발명에 따른 결합 심볼 타이밍 및 캐리어 위상 복원 스킴이 도 10에 도시된다.
도 10을 참조하면, 본 발명에 따른 결합 심볼 타이밍 및 캐리어 위상 복원 회로는 NCO(1001), 제1 MF(1002), 제2 MF(1003), 복소 디지털 보간기(1004), 제1 주파수 쉬프터(1005), 제2 주파수 쉬프터(1006), 제1 내지 제4 프리-필터(1007 내지 1010), 제1 내지 제4 평균값 생성부(1011, 1012, 1022, 및 1031), 제1 내지 제6 절대값 생성부(1014, 1015, 1019, 1021, 1028, 및 1030), 제1 내지 제6 가감부(1013, 1020, 1027, 1029, 1036, 및 1037), 제1 내지 제 3 sign 함수부(1016, 1023, 및 1032), 제1 내지 제4 승산부(1017, 1018, 1024, 1025, 1033 및 1034) 및 제1 및 제2 증폭부(1026, 1035)를 포함한다.
제2 승산부(1018)의 출력은 파일롯을 이용한 에러 신호(ep(k))이며, 제4 승산부(1025)의 출력은 하부 오버랩 영역을 이용한 에러 신호(eL(k))이고, 제 6 승산부(1034)의 출력은 상부 오버랩 영역을 이용한 에러 신호(eP(k))이다.
제 5 가감부(1036)의 출력은 수학식 10에 표시된 타이밍 에러 신호, TED(k)=ep(k)+K1eL(k)-K2eU(k) 이며, 제 6 가감부(1037)의 출력은 수학식 9에 표시된 위상 에러 신호, PED(k)=ep(k)+K1eL(k)+K2eU(k) 이다.
상기 타이밍 에러 신호는 심볼 타이밍 복원을 위한 루프 필터(1038)로 입력되고, 상기 위상 에러 신호는 캐리어 복원을 위한 루프 필터(1039)로 입력된다.
도 10에서, ADC(미도시)로부터 디지털화된 신호는 도 2의 신호 스펙트럼을 갖는다. 상기 디지털화된 신호는 먼저 NCO(numerically controlled oscillator; 1001)로 입력된다. NCO(1001)는 신호를 쉬프팅시켜, 가운데 주파수 fc가 쉬프트 후 제로 주파수가 되도록 한다. 이러한 쉬프트 후 신호는 복소 신호가 된다. 따라서 NCO(1001)의 실수 출력 신호는 쉬프트된 신호에 cos(2πfckT+θ) 를 곱하여 생성하고 허수 출력 신호는 쉬프트된 신호에 sin(2πfckT+θ)를 곱하여 생성한다. 여기서, T는 샘플링 구간이며, θ는 NCO 의 위상이고, k=0,1,2,3...... 이다. 본 발명의 바람직한 실시예에서, T는 하드웨어를 단순화 하기 위해 심볼 구간의 반으로 정해진다. 그러나, 더 작은 T 값이 선택되어 이용될 수 있다.
그런 다음, NCO(1001)에서 출력된 복소 신호는 MF(matched filter; 1002, 1003)에서 필터링된다. 상기 MF(1002, 003)는 스퀘어 루트 라이징된 코사인 형태(square root raised-cosign shape)와 0.5(f2-f1)=0.5fc 의 3dB 대역폭을 갖는다. 필터링된 신호는, 복소 디지털 보간기(1004)에서 재샘플링된다. 한편, NCO(1001), MF(1002, 1003) 및 보간기(1004)는 모든 디지털 수신기의 필수 요소이며 그 구성의 기능 및 동작 방법은 본 발명이 속하는 기술의 당업자에게 익히 알려져 있다.
보간 후에 상기 복소 신호는 2개의 주파수 쉬프터(1005, 1006)로 입력된다. 쉬프터(1005)의 출력에서 신호의 제로 주파수는 주파수 f1에 해당되며, 쉬프터(1006)의 출력에서 제로 주파수 성분은 f2로 구성된다. 이때, 주파수 쉬프터(1005)의 출력 신호는 파일롯을 이용하는 에러 검출기 및 하부 오버랩 영역을 이용하는 에러 검출기에 이용되며, 주파수 쉬프터(1006)의 출력 신호는 상부 오버랩 영역을 이용하는 에러 검출기에 이용된다.
상기 쉬프터(1005, 1006)에서 출력된 신호는 제1 내지 제4 프리-필터(1007 내지 1010)로 입력된다. 상기 4개의 프리-필터(1007 내지 1010)는 잉여 정보를 포함하지 않는 신호 스펙트럼 부분을 필터링하는데 이용된다. 프리-필터(1007 내지 1010)는 일반적으로 로우-패스 트랜스버설 필터(low-filter transversal filter) 로 구성된다 상기 4개의 프리-필터(1007 내지 1010)의 대역폭은 시스템 내에 사용되는 매칭-필터의 롤-오프 팩터에 달려있다. 예를 들어, ATSC 시스템에 서 이들 필터의 대역폭은 대략 300kHz 이어야 한다.
유닛(1011 내지 1018)은 이전 문단에서 설명한 바와 같이 동작하는 파일롯 기반의 에러 검출기를 형성한다. 이 수단은 일반적으로 매우 작은 컷-오프 주파수를 갖는 단순한 순환 로우-패스 필터로 구현된다. 유닛(1011 내지 1018)을 이용하여 파일롯을 이용한 에러 신호(ep(k))를 생성하는 동작은 도 5에서 설명한 바와 같다.
즉, 제1 프리-필터(1007)에서 출력된 신호는 실수 성분의 출력 신호 Ik 이며, 제2 프리-필터(1008)에서 출력된 신호는 허수 성분의 출력 신호 Qk 이다. 그런 다음, 제1 평균값 생성부(1011) 및 제2 평균값 생성부(1012)를 통해, 파일롯 정보로만 구성된 쉬프트된 입력 신호의 동일 위상(in-phase) 및 직교(quadrature) 성분의 평균(DC) 값인 Ik 및 Qk 가 생성된다.
그런 다음, 절대값 생성부(1014 및 1015)를 통해 |Ik | 값과 |Qk | 값을 생성한다. 그리고 가감부(1013)를 통해 |Ik |-|Qk | 값을 생성하고, sign 함수부(1016)를 통해 수학식 5의 sign(|Ik |-|Qk |) 값을 생성한다. 그리고 승산부(1017, 1018)를 통해 각각 Ik 값과 Qk 값을 승산하여, 수학식 5에 표시된 파일롯 기반의 에러 신호 ep(k) 즉, Ik Qk sign(|Ik |-|Qk |)이 생성된다.
한편, 유닛(1019 내지 1025)은 이전 문단에서 설명한 바와 같이 동작하는 하 부 에러 검출기를 형성한다.
또한, 유닛(1028 내지 1034)은 이전 문단에서 설명한 바와 같이 상부 에러 검출기를 형성한다. 유닛(1019 내지 1025)을 이용하여 하부 오버랩 영역을 이용한 에러 신호(eL(k))를 생성하는 동작과, 유닛(1028 내지 1034)를 이용하여 상부 오버랩 영역을 이용한 에러 신호(eP(k))를 생성하는 동작은 도 4에서 설명한 바와 같다.
하부 에러 검출기와 상부 에러 검출기는 주파수 쉬프터(1005)를 이용하여 신호의 제로 주파수가 f1가 된 신호를 이용하는 것과, 주파수 쉬프터(1006)를 이용하여 신호의 제로 주파수가 f2가 된 신호를 이용하는 차이만 있을 뿐 에러 검출 과정을 동일하다. 따라서, 이하 하부 에러 검출 과정만을 설명한다.
제1 프리-필터(1007)에서 출력된 신호가 실수 성분의 출력 신호 Ik 이며, 제2 프리-필터(1008)에서 출력된 신호가 허수 성분의 출력 신호 Qk 인 것은 파일롯 기반의 에러 검출 과정에서와 동일하다.
제1 및 제2 프리-필터(1007, 1008)를 통과한 신호는 절대값 생성부(1019, 1021) 를 거쳐 |Ik| 값과 |Qk| 값을 생성한다. 그리고 가감부(1020)를 통해 |I k|-|Qk| 값을 생성하고, 평균값 생성부(1022) 및 sign 함수부(1023)를 통해 수학식 4에 표시된 sign(E[|Ik|-|Qk|]) 값을 생성한다. 그리고 승산부(1024, 1025)를 통해 각각 Ik 값과 Qk 값을 승산하여, 하부 검출기의 에러 신호 eL(k) 즉, 수학식 4의 IkQk sign(E[|Ik|-|Qk|])이 생성된다.
이와 동일한 방법을 통해 승산부(1034)의 출력 결과, 상부 검출기의 에러 신호 eP(k) 가 생성된다.
그런 다음, 증폭부(1026)에서 승산부(1025)의 결과에 상수 K1를 곱하고, 증폭부(1035)에서 승산부(1034)의 결과에 상수 K2를 곱한다.
제 4 가감부(1027) 및 제 6 가감부(1037)를 통해 ep(k)+K1eL(k)+K 2eU(k) 가 생성되고, 제 4 가감부(1027) 및 제 5 가감부(1036)를 통해 ep(k)+K1eL(k)-K 2eU(k) 가 생성된다. 즉, 수학식 9에 따른 위상 에러 신호는 가감부(1037)의 출력으로 생성되고, 수학식 10에 따른 타이밍 에러 신호는 감산기(1036)의 출력으로 생성된다. 그런 다음, 위상 에러 신호는 제2차 루프 필터(1039)로 입력되고, 타이밍 에러 신호는 제2차 루프 필터(1038)로 입력된다. 마지막으로, 상기 루프 필터(1038, 1039)의 출력들은 NCO(1001) 및 보간기(1004)에서 동시에 캐리어 위상 및 심볼 타이밍 오프셋을 조절하기 위해 사용된다.
본 발명의 바람직한 구현예와 유사하게 동작하면서 더 적은 하드웨어를 필요로 하는 다른 변형예가 도 11에 도시된다.
도 11의 구조에서 볼 수 있듯이 도 11의 구조는 도 10의 구조와 유사하다. 하지만, 보간기 및 NCO의 위치가 도 10과 반대이다. 이러한 배열은, 보간기(1101)는 실수 보간기로 복소 보간기(1004)에 비교했을 때 반절 정도의 크기를 갖 기 때문에, 더 적은 하드웨어의 구성을 요구한다. 하지만, 도 11의 스킴은 도 10의 스킴에 비해 낮은 수행능력을 갖는다. 그리고, 안정된 포인트 θ=θopt ,τ=τopt 로 수현하는데 더 많은 시간을 요구한다. 이러한 결과는 주로 보간기(1101)에 의해 발생하며, 상기 보간기는 심볼 타이밍 위치가 변화될 때마다 부가적인 위상 쉬프트를 야기한다.
도 12는 도 10에 도시된 구성의 다른 변형예를 나타낸다.
도 12를 살펴보면, 본 발명의 다른 구현예에 따른 결합된 캐리어 위상 및 심볼 타이밍 복원 회로(1200)는 도 10의 결합된 캐리어 위상 및 심볼 타이밍 복원 회로(1000)에서 유닛(1013 내지 1017)과, 유닛(1019 내지 1024) 및 유닛(1028 내지 1033)이 제거된다.
그 결과, 도 12의 변형예에서는 파일롯 기반의 에러 신호는 ep(k)=, Ik Qk 가 된다. 또한, 하부 오버랩 영역에서 검출된 에러 신호와 상부 오버랩 영역에서 검출된 에러 신호는 eL(k) (또는 eP(k))= IkQk 가 된다.
도 13은 도 12에 도시된 구현예와 유사하게 동작하면서 더 적은 하드웨어를 필요로 하는 다른 변형예가 도시된다.
도 13의 구조에서 볼 수 있듯이 도 13의 구조는 도 12의 구조와 유사하지만, 보간기 및 NCO의 위치가 도 12과 반대이다.
도 13에 도시된 구성은, 보간기(1101)는 실수 보간기로 복소 보간기(1004)에 비교했을 때 반절 정도의 크기를 갖기 때문에, 더 적은 하드웨어의 구성을 요구한 다. 하지만, 도 11의 스킴은 도 10의 스킴에 비해 낮은 수행능력을 갖는다. 그리고, 안정된 포인트 θ=θopt ,τ=τopt 로 수현하는데 더 많은 시간을 요구한다. 이러한 결과는 주로 보간기(1101)에 의해 발생하며, 상기 보간기는 심볼 타이밍 위치가 변화될 때마다 부가적인 위상 쉬프트를 야기한다.
마찬가지로 도 13의 구성은, 도 11의 구성과 비교할 때, 도 11의 결합된 캐리어 위상 및 심볼 타이밍 복원 회로(1100)에서 유닛(1113 내지 1117)과, 유닛(1119 내지 1124) 및 유닛(1128 내지 1133)이 제거된다.
그 결과, 도 13의 변형예에서는 도 12의 변형예와 같이, 파일롯 기반의 에러 신호는 ep(k)=, Ik Qk 가 된다. 또한, 하부 오버랩 영역에서 검출된 에러 신호와 상부 오버랩 영역에서 검출된 에러 신호는 eL(k) (또는 eP(k))= IkQ k 가 된다.
도 12 및 도 13에 도시된 변형예는 도 10 및 도 11의 구현예에 비해 더 적은 하드웨어의 구성을 요구한다. 하지만, 수학식 4 및 5에서의 sign 함수항이 제거되기 때문에 에러 오차가 더 생길 수 있어, 복원에 걸리는 시간이 좀 더 늘어날 수도 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 결합된 캐리어 위상 및 심볼 타이밍 복원 회로를 이용하면, 캐리어 복원 회로와 심볼 타이밍 복원 화로의 상호작용을 회피하여 처리하지 않고, 캐리어 위상 복원 및 심복 타이밍 복원은 결합된 프로세스로 처리되도록 설계된 ATSC 수신기를 제공할 수 있다. 또한, 본 발명은 ATSC 신호 내에 존재하는 모든 잉여 정보를 이용하여 캐리어 위상과 심볼 타이밍을 모두 동시에 동기화 시킬 수 있다.

Claims (22)

  1. 디지털 방송을 수신하는 ATSC 수신기에 있어서,
    수신된 신호 중 파일롯 신호를 이용한 제1 위상 에러를 검출하는 파일롯 검출부;
    상기 수신된 신호 중 정보를 포함하는 신호 영역과 상기 정보를 포함하는 신호의 복제 신호 영역이 상기 정보를 포함하는 신호 스펙트럼의 하측에서 오버랩하는 하부 오버랩 영역의 데이터를 이용한 제2 위상 에러를 검출하는 하부 검출부;
    상기 수신된 신호 중 상기 정보를 포함하는 신호 영역과 상기 정보를 포함하는 신호의 복제 신호 영역이 상기 정보를 포함하는 신호 스펙트럼의 상측에서 오버랩하는 상부 오버랩 영역의 데이터를 이용한 제3 위상 에러를 검출하는 상부 검출부;
    상기 제1 위상 에러, 상기 제2 위상 에러 및 상기 제3 위상 에러를 합산하여 캐리어 위상 오프셋을 검출하는 제1 연산부; 및
    상기 제1 위상 에러 및 상기 제2 위상 에러를 합산하고 여기에 상기 제3 위상 에러를 감산하여 심볼 타이밍 오프셋을 검출하는 제2 연산부를 포함하고,
    상기 제1 연산부의 연산 결과와 상기 제2 연산부의 연산 결과가 동시에 제로가 되는 최적의 샘플링 타이밍 순간과 최적의 캐리어 위상 오프셋을 검출하는 것을 특징으로 하는 수신기.
  2. 제 1 항에 있어서,
    상기 제1 연산부는 상기 제2 위상 에러에 제1 상수를 승산하고, 상기 제3 위상 에러에 제2 상수를 승산한 뒤, 상기 제1 위상 에러, 상기 제2 위상 에러 및 상기 제3 위상 에러를 합산하며,
    상기 제2 연산부는 상기 제2 위상 에러에 상기 제1 상수를 승산하고, 상기 제3 위상 에러에 상기 제2 상수를 승산한 뒤, 상기 제1 위상 에러 및 상기 제2 위상 에러를 합산하고 여기에 상기 제3 위상 에러를 감산하는 것을 특징으로 하는 수신기.
  3. 제 1 항에 있어서,
    상기 제1 연산부 및 상기 제2 연산부는 상기 제1 위상 에러, 상기 제2 위상 에러 및 상기 제3 위상 에러의 평균화 값이 동시에 제로가 되는 지점을 피드백을 통해 검출하는 것을 특징으로 하는 수신기.
  4. 제 1 항에 있어서,
    상기 제1 연산부 및 상기 제2 연산부는,
    Figure 112004045561212-PAT00014
    ;
    Figure 112004045561212-PAT00015
    ; 및
    Figure 112004045561212-PAT00016
    를 동시에 만족시켜,
    상기 제1 연산부의 연산 결과와 상기 제2 연산부의 연산 결과가 동시에 제로가 되는 최적의 샘플링 타이밍 순간과 최적의 캐리어 위상 오프셋을 검출하고,
    여기서, E[ㅇ]는 평균화 동작의 의미하며, eP(k)는 상기 제1 위상 에러 신호이며, eL(k)는 상기 제2 위상 에러 신호이며, eU(k)는 상기 제3 위상 에러 신호이며, θ는 캐리어의 위상이며, τ는 샘플링 타임 순간인 것을 특징으로 하는 수신기.
  5. 제 4 항에 있어서,
    상기 제1 위상 에러 신호는 ep(k) = Ik Qk sign(|Ik |-|Q k |) 로 구현되며,여기서, Ik 및 Qk 는 정보를 포함하는 신호의 하부 영역에서 오버랩되는 신호의 가 운데 주파수가 제로 주파수가 되도록 쉬프트된 입력 신호의 실수 성분 및 허수 성분의 평균 값을 나타내며,
    상기 제2 위상 에러 신호는 eL(k) = IkQk sign(E[|Ik|-|Q k|]) 로 구현되며,
    여기서, Ik 및 Qk 는 상기 정보를 포함하는 신호의 하부 영역에서 오버랩되는 신호의 가운데 주파수가 제로 주파수가 되도록 쉬프트된 입력 신호의 실수 성분 및 허수 성분을 나타내며,
    상기 제3 위상 에러 신호는
    eU(k) = IkQk sign(E[|Ik|-|Qk|]) 로 구현되며,
    여기서, Ik 및 Qk 는 상기 정보를 포함하는 신호의 상부 영역에서 오버랩되는 신호의 가운데 주파수가 제로 주파수가 되도록 쉬프트된 입력 신호의 실수 성분 및 허수 성분을 나타내는 것을 특징으로 하는 수신기.
  6. 제 5 항에 있어서
    상기 수신기는,
    수신된 디지털 신호의 가운데 주파수가 제로 주파수가 되도록 쉬프팅 시키기 위한 NCO(numerically controlled oscillator);
    상기 쉬프팅된 신호의 실수 성분 및 허수 성분을 각각 스퀘어 루트 라이징된 코사인 형태(square root raised-cosign shape)로 필터링하기 위한 2개의 MF(matched filter);
    상기 필터링된 신호를 재샘플링하기 위한 복소 디지털 보간기;
    상기 재샘플링된 신호 중 상기 정보를 포함하는 신호의 하부 영역에서 오버랩되는 신호의 가운데 주파수가 제로 주파수가 되도록 쉬프트 시키기 위한 제1 주파수 쉬프터;
    상기 재샘플링된 신호 중 상기 정보를 포함하는 신호의 상부 영역에서 오버랩되는 신호의 가운데 주파수가 제로 주파수가 되도록 쉬프트 시키기 위한 제2 주파수 쉬프터;
    상기 제1 주파수 쉬프터에서 출력된 신호 중 잉여 정보만을 추출하기 위한 제1 및 제2 프리-필터;
    상기 제2 주파수 쉬프터에서 출력된 신호 중 상기 잉여 정보만을 추출하기 위한 제3 및 제4 프리-필터;
    상기 제1 및 제2 프리-필터에서 출력된 실수 성분 및 허수 성분의 신호를 이용하여 상기 제1 위상 에러를 생성하는 상기 파일롯 검출부;
    상기 제1 및 제2 프리-필터에서 출력된 실수 성분 및 허수 성분의 신호를 이용하여 상기 제2 위상 에러를 생성하는 상기 하부 검출부;
    상기 제3 및 제4 프리-필터에서 출력된 실수 성분 및 허수 성분의 신호를 이용하여 상기 제3 위상 에러를 생성하는 상기 상부 검출부;
    상기 제1 위상 에러와 상기 제2 위상 에러를 합산하기 위한 제1 가감부;
    상기 제1 가감부의 출력 값에서 상기 제3 위상 에러를 감산하여 상기 심볼 타이밍 오프셋을 생성하기 위한 제2 가감부;
    상기 제1 가감부의 출력 값에 상기 제3 위상 에러를 합산하여 상기 캐리어 위상 오프셋을 생성하기 위한 제3 가감부;
    상기 심볼 타이밍 오프셋을 입력받아 필터링하고 상기 복소 디지털 보간기로 필터링된 신호를 출력하기 위한 심볼 타이밍 복원 루프 필터; 및
    상기 캐리어 위상 오프셋을 입력받아 필터링하고 상기 NCO로 필터링된 신호를 출력하기 위한 캐리어 위상 복원 루프 필터를 포함하는 것을 특징으로 하는 수신기.
  7. 제 6 항에 있어서,
    상기 잉여 정보는 상기 파일롯 신호, 상기 하부 오버랩 영역 및 상기 상부 오버랩 영역의 신호인 것을 특징으로 하는 수신기.
  8. 제 6 항에 있어서,
    상기 파일롯 검출부는,
    상기 제1 프리-필터에서 출력된 실수 성분 신호의 평균값을 산출하기 위한 제1 평균값 생성부;
    상기 제2 프리-필터에서 출력된 허수 성분 신호의 평균값을 산출하기 위한 제2 평균값 생성부;
    상기 제1 평균값 생성부의 출력 신호의 절대값을 산출하기 위한 제1 절대값 산출부;
    상기 제2 평균값 생성부의 출력 신호의 절대값을 산출하기 위한 제2 절대값 산출부;
    상기 제1 절대값 산출부의 출력 값에서 상기 제2 절대값 산출부의 출력 값을 감산하기 위한 제4 가감부;
    상기 제1 가감부의 출력 값에 sign 함수를 연산하기 위한 제1 sign 함수부; 및
    상기 제1 sign 함수부의 출력값에 상기 제1 평균값 생성부의 출력 신호 및 상기 제2 평균값 생성부의 출력 신호를 승산하기 위한 제1 승산부를 포함하는 것을 특징으로 하는 수신기.
  9. 제 6 항에 있어서,
    상기 하부 검출부는,
    상기 제1 프리-필터에서 출력된 실수 성분 신호의 절대값을 산출하기 위한 제3 절대값 생성부;
    상기 제2 프리-필터에서 출력된 허수 성분 신호의 절대값을 산출하기 위한 제4 절대값 생성부;
    상기 제3 절대값 산출부의 출력 값에서 상기 제4 절대값 산출부의 출력 값을 감산하기 위한 제5 가감부;
    상기 제5 가감부에서 출력된 신호의 평균값을 산출하기 위한 제3 평균값 생성부;
    상기 제3 평균값 생성부의 출력 값에 sign 함수를 연산하기 위한 제2 sign 함수부; 및
    상기 제2 sign 함수부의 출력값에 상기 제1 프리-필터의 출력 신호 및 상기 제2 프리-필터의 출력 신호를 승산하기 위한 제2 승산부를 포함하는 것을 특징으로 하는 수신기.
  10. 제 9 항에 있어서,
    상기 상부 검출부는,
    상기 제3 프리-필터에서 출력된 실수 성분 신호의 절대값을 산출하기 위한 제5 절대값 생성부;
    상기 제4 프리-필터에서 출력된 허수 성분 신호의 절대값을 산출하기 위한 제6 절대값 생성부;
    상기 제5 절대값 산출부의 출력 값에서 상기 제6 절대값 산출부의 출력 값을 감산하기 위한 제6 가감부;
    상기 제6 가감부에서 출력된 신호의 평균값을 산출하기 위한 제4 평균값 생성부;
    상기 제4 평균값 생성부의 출력 값에 sign 함수를 연산하기 위한 제3 sign 함수부; 및
    상기 제3 sign 함수부의 출력값에 상기 제3 프리-필터의 출력 신호 및 상기 제4 프리-필터의 출력 신호를 승산하기 위한 제3 승산부를 포함하는 것을 특징으로 하는 수신기.
  11. 제 10 항에 있어서,
    상기 하부 검출부는 상기 제2 승산부의 출력 값에 소정의 상수를 승산하여 증폭하기 위한 제1 증폭부를 더 포함하며,
    상기 상부 검출부는 상기 제3 승산부의 출력 값에 소정의 상수를 승산하여 증폭하기 위한 제2 증폭부를 더 포함하는 것을 특징으로 하는 수신기.
  12. 수신된 디지털 신호 데이터에서 심볼 타이밍 및 캐리어 위상을 동시에 복원하는 결합된 캐리어 위상 및 심볼 타이밍 복원 회로에 있어서,
    수신된 신호 중 파일롯 신호를 이용한 제1 위상 에러를 검출하는 파일롯 검출부;
    상기 수신된 신호 중 정보를 포함하는 신호 영역과 상기 정보를 포함하는 신호의 복제 신호 영역이 상기 정보를 포함하는 신호 스펙트럼의 하측에서 오버랩하는 하부 오버랩 영역의 데이터를 이용한 제2 위상 에러를 검출하는 하부 검출부;
    상기 수신된 신호 중 상기 정보를 포함하는 신호 영역과 상기 정보를 포함하는 신호의 복제 신호 영역이 상기 정보를 포함하는 신호 스펙트럼의 상측에서 오버랩하는 상부 오버랩 영역의 데이터를 이용한 제3 위상 에러를 검출하는 상부 검출부;
    상기 제1 위상 에러, 상기 제2 위상 에러 및 상기 제3 위상 에러를 합산하여 캐리어 위상 오프셋을 검출하는 제1 연산부; 및
    상기 제1 위상 에러 및 상기 제2 위상 에러를 합산하고 여기에 상기 제3 위상 에러를 감산하여 심볼 타이밍 오프셋을 검출하는 제2 연산부를 포함하고,
    상기 제1 연산부의 연산 결과와 상기 제2 연산부의 연산 결과가 동시에 제로가 되는 최적의 샘플링 타이밍 순간과 최적의 캐리어 위상 오프셋을 검출하는 것을 특징으로 하는 결합된 캐리어 위상 및 심볼 타이밍 복원 회로.
  13. 제 12 항에 있어서,
    상기 제1 연산부는 상기 제2 위상 에러에 제1 상수를 승산하고, 상기 제3 위상 에러에 제2 상수를 승산한 뒤, 상기 제1 위상 에러, 상기 제2 위상 에러 및 상기 제3 위상 에러를 합산하며,
    상기 제2 연산부는 상기 제2 위상 에러에 상기 제1 상수를 승산하고, 상기 제3 위상 에러에 상기 제2 상수를 승산한 뒤, 상기 제1 위상 에러 및 상기 제2 위상 에러를 합산하고 여기에 상기 제3 위상 에러를 감산하는 것을 특징으로 하는 결합된 캐리어 위상 및 심볼 타이밍 복원 회로.
  14. 제 12 항에 있어서,
    상기 제1 연산부 및 상기 제2 연산부는 상기 제1 위상 에러, 상기 제2 위상 에러 및 상기 제3 위상 에러의 평균화 값이 동시에 제로가 되는 지점을 피드백을 통해 검출하는 것을 특징으로 하는 결합된 캐리어 위상 및 심볼 타이밍 복원 회로.
  15. 제 12 항에 있어서,
    상기 제1 연산부 및 상기 제2 연산부는,
    Figure 112004045561212-PAT00017
    ;
    Figure 112004045561212-PAT00018
    ; 및
    Figure 112004045561212-PAT00019
    를 동시에 만족시켜,
    상기 제1 연산부의 연산 결과와 상기 제2 연산부의 연산 결과가 동시에 제로가 되는 최적의 샘플링 타이밍 순간과 최적의 캐리어 위상 오프셋을 검출하고,
    여기서, E[ㅇ]는 평균화 동작의 의미하며, eP(k)는 상기 제1 위상 에러 신호이며, eL(k)는 상기 제2 위상 에러 신호이며, eU(k)는 상기 제3 위상 에러 신호이며, θ는 캐리어의 위상이며, τ는 샘플링 타임 순간인 것을 특징으로 하는 결합된 캐리어 위상 및 심볼 타이밍 복원 회로.
  16. 제 15 항에 있어서,
    상기 제1 위상 에러 신호는 ep(k) = Ik Qk sign(|Ik |-|Q k |) 로 구현되며,
    여기서, Ik 및 Qk 는 정보를 포함하는 신호의 하부 영역에서 오버랩되는 신호의 가운데 주파수가 제로 주파수가 되도록 쉬프트된 입력 신호의 실수 성분 및 허수 성분의 평균 값을 나타내며,
    상기 제2 위상 에러 신호 및, eL(k) = IkQk sign(E[|Ik|-|Q k|]) 로 구현되며,
    여기서, Ik 및 Qk 는 상기 정보를 포함하는 신호의 하부 영역에서 오버랩되는 신호의 가운데 주파수가 제로 주파수가 되도록 쉬프트된 입력 신호의 실수 성분 및 허수 성분을 나타내며,
    상기 제3 위상 에러 신호는
    eU(k) = IkQk sign(E[|Ik|-|Qk|]) 로 구현되며,
    여기서, Ik 및 Qk 는 상기 정보를 포함하는 신호의 상부 영역에서 오버랩되는 신호의 가운데 주파수가 제로 주파수가 되도록 쉬프트된 입력 신호의 실수 성분 및 허수 성분을 나타내는 것을 특징으로 하는 결합된 캐리어 위상 및 심볼 타이밍 복원 회로.
  17. 제 16 항에 있어서
    상기 결합된 캐리어 위상 및 심볼 타이밍 복원 회로는,
    수신된 디지털 신호의 가운데 주파수가 제로 주파수가 되도록 쉬프팅 시키기 위한 NCO(numerically controlled oscillator);
    상기 쉬프팅된 신호의 실수 성분 및 허수 성분을 각각 스퀘어 루트 라이징된 코사인 형태(square root raised-cosign shape)로 필터링하기 위한 2개의 MF(matched filter);
    상기 필터링된 신호를 재샘플링하기 위한 복소 디지털 보간기;
    상기 재샘플링된 신호 중 상기 정보를 포함하는 신호의 하부 영역에서 오버랩되는 신호의 가운데 주파수가 제로 주파수가 되도록 쉬프트 시키기 위한 제1 주파수 쉬프터;
    상기 재샘플링된 신호 중 상기 정보를 포함하는 신호의 상부 영역에서 오버랩되는 신호의 가운데 주파수가 제로 주파수가 되도록 쉬프트 시키기 위한 제2 주파수 쉬프터;
    상기 제1 주파수 쉬프터에서 출력된 신호 중 잉여 정보만을 추출하기 위한 제1 및 제2 프리-필터;
    상기 제2 주파수 쉬프터에서 출력된 신호 중 상기 잉여 정보만을 추출하기 위한 제3 및 제4 프리-필터;
    상기 제1 및 제2 프리-필터에서 출력된 실수 성분 및 허수 성분의 신호를 이용하여 상기 제1 위상 에러를 생성하는 상기 파일롯 검출부;
    상기 제1 및 제2 프리-필터에서 출력된 실수 성분 및 허수 성분의 신호를 이용하여 상기 제2 위상 에러를 생성하는 상기 하부 검출부;
    상기 제3 및 제4 프리-필터에서 출력된 실수 성분 및 허수 성분의 신호를 이용하여 상기 제3 위상 에러를 생성하는 상기 상부 검출부;
    상기 제1 위상 에러와 상기 제2 위상 에러를 합산하기 위한 제1 가감부;
    상기 제1 가감부의 출력 값에서 상기 제3 위상 에러를 감산하여 상기 심볼 타이밍 오프셋을 생성하기 위한 제2 가감부;
    상기 제1 가감부의 출력 값에 상기 제3 위상 에러를 합산하여 상기 캐리어 위상 오프셋을 생성하기 위한 제3 가감부;
    상기 심볼 타이밍 오프셋을 입력받아 필터링하고 상기 복소 디지털 보간기로 필터링된 신호를 출력하기 위한 심볼 타이밍 복원 루프 필터; 및
    상기 캐리어 위상 오프셋을 입력받아 필터링하고 상기 NCO로 필터링된 신호를 출력하기 위한 캐리어 위상 복원 루프 필터를 포함하는 것을 특징으로 하는 결합된 캐리어 위상 및 심볼 타이밍 복원 회로.
  18. 제 17 항에 있어서,
    상기 잉여 정보는 상기 파일롯 신호, 상기 하부 오버랩 영역 및 상기 상부 오버랩 영역의 신호인 것을 특징으로 하는 결합된 캐리어 위상 및 심볼 타이밍 복원 회로.
  19. 제 17 항에 있어서,
    상기 파일롯 검출부는,
    상기 제1 프리-필터에서 출력된 실수 성분 신호의 평균값을 산출하기 위한 제1 평균값 생성부;
    상기 제2 프리-필터에서 출력된 허수 성분 신호의 평균값을 산출하기 위한 제2 평균값 생성부;
    상기 제1 평균값 생성부의 출력 신호의 절대값을 산출하기 위한 제1 절대값 산출부;
    상기 제2 평균값 생성부의 출력 신호의 절대값을 산출하기 위한 제2 절대값 산출부;
    상기 제1 절대값 산출부의 출력 값에서 상기 제2 절대값 산출부의 출력 값을 감산하기 위한 제4 가감부;
    상기 제1 가감부의 출력 값에 sign 함수를 연산하기 위한 제1 sign 함수부; 및
    상기 제1 sign 함수부의 출력값에 상기 제1 평균값 생성부의 출력 신호 및 상기 제2 평균값 생성부의 출력 신호를 승산하기 위한 제1 승산부를 포함하는 것을 특징으로 하는 결합된 캐리어 위상 및 심볼 타이밍 복원 회로.
  20. 제 17 항에 있어서,
    상기 하부 검출부는,
    상기 제1 프리-필터에서 출력된 실수 성분 신호의 절대값을 산출하기 위한 제3 절대값 생성부;
    상기 제2 프리-필터에서 출력된 허수 성분 신호의 절대값을 산출하기 위한 제4 절대값 생성부;
    상기 제3 절대값 산출부의 출력 값에서 상기 제4 절대값 산출부의 출력 값을 감산하기 위한 제5 가감부;
    상기 제5 가감부에서 출력된 신호의 평균값을 산출하기 위한 제3 평균값 생성부;
    상기 제3 평균값 생성부의 출력 값에 sign 함수를 연산하기 위한 제2 sign 함수부; 및
    상기 제2 sign 함수부의 출력값에 상기 제1 프리-필터의 출력 신호 및 상기 제2 프리-필터의 출력 신호를 승산하기 위한 제2 승산부를 포함하는 것을 특징으로 하는 결합된 캐리어 위상 및 심볼 타이밍 복원 회로.
  21. 제 20 항에 있어서,
    상기 상부 검출부는,
    상기 제3 프리-필터에서 출력된 실수 성분 신호의 절대값을 산출하기 위한 제5 절대값 생성부;
    상기 제4 프리-필터에서 출력된 허수 성분 신호의 절대값을 산출하기 위한 제6 절대값 생성부;
    상기 제5 절대값 산출부의 출력 값에서 상기 제6 절대값 산출부의 출력 값을 감산하기 위한 제6 가감부;
    상기 제6 가감부에서 출력된 신호의 평균값을 산출하기 위한 제4 평균값 생성부;
    상기 제4 평균값 생성부의 출력 값에 sign 함수를 연산하기 위한 제3 sign 함수부; 및
    상기 제3 sign 함수부의 출력값에 상기 제3 프리-필터의 출력 신호 및 상기 제4 프리-필터의 출력 신호를 승산하기 위한 제3 승산부를 포함하는 것을 특징으로 하는 결합된 캐리어 위상 및 심볼 타이밍 복원 회로.
  22. 제 21 항에 있어서,
    상기 하부 검출부는 상기 제2 승산부의 출력 값에 소정의 상수를 승산하여 증폭하기 위한 제1 증폭부를 더 포함하며,
    상기 상부 검출부는 상기 제3 승산부의 출력 값에 소정의 상수를 승산하여 증폭하기 위한 제2 증폭부를 더 포함하는 것을 특징으로 하는 결합된 캐리어 위상 및 심볼 타이밍 복원 회로.
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