KR100617094B1 - 디지털 방송 수신기 - Google Patents

Abstract

본 발명은 잔류측대파(VSB) 방식으로 변조되어 전송되는 신호를 수신하여 반송파를 복구하고 심볼 클럭을 복조하는 디지털 방송 수신기에 관한 것이다. 특히 본 발명은 기존의 FPLL 시스템을 기반으로 또 하나의 파일롯 신호를 이용하지 않는 위상 에러 검출기를 첨가하여 반송파 복구를 수행함으로써, 기존의 FPLL 시스템의 특성을 그대로 유지할 수 있는 효과가 있다. 이때 파일롯 신호를 이용하지 않는 COSTAS 루프를 위상 에러 검출기로 사용함으로써, 파일롯 신호가 매우 약해진 경우에도 반송파를 정상적으로 복구할 수 있으므로 시스템의 반송파 복구 성능을 향상시킬 수 있다. 그리고 상,하위 에지 스펙트럼 신호를 모두 이용하여 심볼 클럭을 복조함으로써, 다중 경로 채널 환경에서 우수한 성능을 가질 뿐만 아니라, 기존의 시스템에 비해 복잡도가 크게 증가하지 않는 장점을 지닌다.

반송파 복구, 클럭 복조, FPLL, COSTAS

Description

디지털 방송 수신기{Digital broadcasting receiver}

도 1은 일반적인 디지털 방송 수신기의 구성 블록도

도 2는 종래의 FPLL 구조의 반송파 복구 장치의 구성 블록도

도 3은 종래의 COSTAS 구조의 반송파 복구 장치의 구성 블록도

도 4는 종래의 클럭 복조 장치의 구성 블록도

도 5의 (a),(b)는 이상적인 재샘플링부의 임펄스 응답 예를 보인 도면

도 6의 (a),(b)는 하위 및 상위 에지 스펙트럼의 예를 보인 도면

도 7의 (a) 내지 (d)는 본 발명에 따른 신호 스펙트럼의 예들 및 변조 과정을 보인 도면

도 8은 본 발명에 따른 디지털 방송 수신기의 개략도

도 9는 본 발명의 일 실시예에 따른 디지털 방송 수신기의 상세 블록도

도 10은 본 발명의 다른 실시예에 따른 디지털 방송 수신기의 상세 블록도

도 11은 본 발명에 따른 클럭 복조부의 일 실시예를 보인 상세 블록도

도 12는 본 발명에 따른 반송파 복구부의 일 실시예를 보인 구성 블록도

도면의 주요부분에 대한 부호의 설명

105 : A/D 변환부 800 : 위상 분리기

801 : 지연기 802 : 힐버트 변환기

803 : 복소 곱셈기 804 : 재샘플링부

805 : 신호 생성부 911~915 : 곱셈기

806 : 클럭 복조부 807 : 반송파 복구부

921 : 타이밍 에러 검출부 922,933 : 루프 필터

923,934 : NCO 932 : 주파수 변환기

본 발명은 디지털 방송 수신기에 관한 것으로, 보다 상세하게는 잔류측대파(Vestigial Side band : VSB) 방식으로 변조되어 전송되는 신호를 수신하여 심볼 클럭을 복조하고 반송파를 복구하는 장치에 관한 것이다.

일반적으로 미국 및 국내에서 디지털 TV 전송 방식의 표준으로 채택된 그랜드 얼라이언스(Grand Alliance)의 VSB(Vestigial Side Band) 방식은 신호를 진폭 변조했을 때, 반송파를 중심으로 위아래로 생기는 두개의 측대역중 한쪽 측대역 신호를 크게 감쇠시켰을 때의 나머지 부분만을 변조하는 방식이다. 즉, 기저대역의 한쪽 측파대역 스펙트럼만을 취해 통과대역으로 옮겨서 전송하는 방식으로 밴드 영역을 효율적으로 사용하는 방식 중 하나이다.

그리고 이러한 VSB 전송 시스템에서는 주파수 효율을 높이기 위하여 전송 신호에 데이터만을 실어 보낸다. 즉, 수신측에서 데이터 복원을 위하여 필요한 클럭에 대한 정보는 전송하지 않는다. 따라서, 수신측에서는 데이터만이 존재하는 수신 신호들 중에서 이들 데이터를 복원하기 위하여 송신시에 사용된 것과 같은 클럭을 생성하여야 한다. 이 역할을 수행하는 부분이 심볼 클럭 복조부이다.

도 1은 일반적인 VSB 방식의 디지털 TV 수신기의 구성 블록도로서, VSB 방식으로 변조된 RF(Radio Frequency) 신호가 안테나(101)를 통해 수신되면 튜너(102)는 사용자가 원하는 특정 채널 주파수만을 선택한 후 상기 채널 주파수에 실려진 RF 대역의 VSB 신호를 중간 주파수 대역(IF; 보통 44MHz이나 아날로그 TV 방송의 경우 43.75MHz가 널리 사용됨)으로 내리고 타채널 신호를 적절히 걸러낸다.

그리고, 임의의 채널의 스펙트럼을 고정된 1차 IF 대역으로 내리는 튜너(102)의 출력 신호는 인접 채널 신호의 간섭 및 튜너(102)에서 발생된 고주파 성분을 제거하기 위해 채용된 소오(Surface Acoustic Wave ; SAW) 필터(103)를 통과하게 된다.

이때, 디지털 방송 신호는 일 예로, 44MHz의 중간 주파수로부터 6MHz의 대역 내에 모든 정보가 존재하므로 SAW 필터(103)에서는 튜너(102)의 출력으로부터 정보가 존재하는 6MHz의 대역만 남기고 나머지 구간을 모두 제거한 후 중간 주파수 처리부(104)로 출력한다.

상기 중간 주파수 처리부(104)는 상기 SAW 필터(103)에서 필터링된 신호를 제 2 IF 신호를 발생하기 위한 발진 주파수로 다운 컨버젼하여 제 2 IF 신호로 변환한 후 아날로그/디지털(A/D) 변환부(105)로 출력한다.

상기 A/D 변환부(105)는 상기 중간 주파수 처리부(104)의 출력을 고정 주파수(또는 가변 주파수)로 샘플링시켜 디지털화한 후 반송파 복구부(106)로 출력한 다.

상기 반송파 복구부(106)는 상기 A/D 변환부(105)에서 디지털화된 통과대역 신호를 기저대역 신호로 천이한 후 심볼 복구된 신호로의 변환을 위해 재샘플링부(Resampler)(107)로 출력한다. 상기 재샘플링부(107)는 기본적으로 샘플링 레이트를 바꿔주는 역할을 한다.

통상 디지털 방송 수신기에서 재샘플링부(107)가 사용되는 것은 A/D 변환부(105)가 송신단에서 사용한 샘플링 주파수를 사용하지 않고 임의의 고정 주파수(즉, 25MHz)로 수신 데이터를 디지털화한 경우이다. 이 경우 재샘플링부(107)의 입,출력 샘플링 주파수가 다르다.

예를 들어, 21.52MHz로 샘플링되어 수신된 데이터를 상기 A/D 변환부(105)에서 25MHz로 샘플링하여 출력하였다면 상기 재샘플링부(107)에서는 다시 21.52MHz로 샘플링하여 출력한다.

즉, 상기 재샘플링부(107)는 기저대역의 디지털 신호를 클럭 복조부(108)에서 출력되는 오프셋 값에 따라 샘플링 포인트를 조절하여, 2배의 심볼 주파수(즉, 21.52MHz)로 재샘플링된 데이터를 출력한다.

상기 재샘플링부(107)의 출력은 상기 클럭 복조부(108)로 입력됨과 동시에 실제 데이터 복구를 위해 채널 등화기(110)로 입력된다.

상기 클럭 복조부(108)는 상기 재샘플링부(107)의 출력으로부터 재샘플링에 필요한 오프셋 값을 생성하여 상기 재샘플링부(107)로 출력한다.

상기 채널 등화기(109)는 상기 반송파 및 심볼 클럭이 복구된 신호로부터 전 송 채널 상에 존재하는 선형 잡음(linear noise)을 제거한 후 위상 추적기(phase tracker)(110)로 출력한다. 즉, 상기 반송파 복구부(106)에서는 반송파의 위상을 완벽하게 복원하지 못한다. 이를 보정하기 위해 채널 등화기(109)의 출력은 위상 추적기(110)를 통과한다. 상기 위상 추적기(110)는 상기 채널 등화기(109)의 출력 신호로부터 상기 튜너(102)에서 야기된 잔류 위상 잡음을 제거하여 FEC부(111)로 출력한다. 상기 FEC부(111)는 위상 잡음이 제거된 신호로부터 송신 심볼을 복구하여 트랜스포트 스트림(Transport Stream) 형태로 출력한다.

상기 위상 추적기(110)의 출력은 FEC부(111)로 입력되어 디지털 통신에서 채널 부호화를 통해 수신된 디지털 부호의 에러를 정정한다.

이때, 상기 반송파 복구부(106) 후단의 모든 디지털 처리 블록들은 반송파 복구부(106)에서 반송파 복구가 이루어지지 않으면 정상적인 동작을 할 수 없다.

상기 반송파 복구를 위해 송신측에서는 데이터 전송시 파일롯 신호를 실어보낸다. 일 예로, 각 지상파 채널의 대역폭(width)은 6MHz의 가장 중간의 주파수가 중심 주파수이고, 전송 신호상 반송파 신호가 존재하는 주파수를 파일롯 주파수라 한다. 이때, 반송파 대신에 파일롯이라는 용어를 사용하는 것은 기존에 방송중인 아날로그 TV 신호에 디지털 TV 신호가 영향을 주지 않도록 하기 위하여 반송파 신호의 크기를 아주 작도록 줄여(약 13dB) 전송하기 때문이다.

따라서, 디지털 TV 수신기내의 반송파 복구부(106)에서는 전송 신호의 주파수 상에 존재하는 파일롯 주파수의 위치를 정확하게 복원하여 이를 기저대역 신호로 변환한다.

현재 반송파 복구부(106)의 가장 일반적인 알고리즘으로는 FPLL(Frequency Phase Locked Loop)이라는 것을 사용하는데, 그 회로의 구현이 간단하며 성능이 우수하여 많이 사용하고 있다. 즉 상기 FPLL은 수신 신호의 반송파 성분과 수신기 자체의 기준 반송파 성분의 주파수 차이를 제거하는 FLL(Frequency Locked Loop) 과정과 주파수 차이가 제거된 상기 두 개의 반송파 신호 사이의 위상 에러를 제거하는 PLL(Phase Locked Loop) 과정을 동시에 수행한다.

도 2는 FPLL 구조의 반송파 복구부의 일 실시예를 보인 구성 블록도로서, 주파수(Frequency)를 락킹시키기 위한 루프와 위상(Phase)을 락킹시키기 위한 루프가 결합된 형태를 지닌다.

도 2에서 제1 저역통과 필터(Low Pass Filter)(204), 지연기(206), 부호 추출기(207), 곱셈기(208), 루프 필터(209), NCO(210), 및 복소 곱셈기(203)로 이루어진 루프는 주파수를 락킹시키기 위한 FLL 루프가 되며, 제2 저역통과 필터(205), 곱셈기(208), 루프 필터(209), NCO(210), 및 복소 곱셈기(203)로 이루어진 루프는 위상을 락킹시키기 위한 PLL 루프가 된다. 여기서 상기 지연기(206)를 자동 주파수 조절 필터(AFC Filter : Auto Frequency Control Filter)라고 한다.

즉 상기 A/D 변환부(105)에서 디지털화된 통과대역 신호는 실수 성분만을 포함하고 있으므로 허수 성분을 만들기 위해 지연기(201)와 힐버트 변환기(202)로 입력된다.

상기 힐버트 변환기(202)는 디지털화된 통과대역 실수 성분의 신호를 90도 반전시켜 허수 성분의 신호로 변환한 후 복소 곱셈기(203)로 출력하고, 지연기 (201)는 상기 힐버트 변환기(202)에서의 처리 시간만큼 입력되는 통과대역 실수 성분의 신호를 지연시켜 상기 복소 곱셈기(203)로 출력한다.

설명의 편의상 상기 지연기(201)에서 출력되는 실수 성분의 신호를 통과대역 I 신호, 힐버트 변환기(202)에서 출력되는 허수 성분의 신호를 통과대역 Q 신호라 한다.

상기 복소 곱셈기(203)는 반송파 복구가 이루어진 복소 반송파 즉, 정현파와 여현파를 NCO(Numerically Controlled Oscillator)(210)를 통해 입력받은 후 상기 지연기(201) 및 힐버트 변환기(202)에서 출력되는 통과대역의 I,Q 신호와 곱하여 통과대역 I,Q 신호를 기저대역 I,Q 신호로 천이시킨다.

상기 기저대역의 I,Q 신호는 DC 제거기(107)로 출력됨과 동시에 반송파 복구를 위해 제1,제2 저역 통과 필터(204,205)로 출력된다.

이때, 반송파를 복구하기 위해서는 6MHz의 대역폭 중 파일롯 주파수가 존재하는 주파수 주변의 신호만을 필요로 한다. 따라서, 상기 제1, 제2 저역 통과 필터(204,205)는 데이터 성분들이 존재하는 나머지 주파수 성분을 I, Q 신호로부터 제거하여 데이터에 의하여 반송파 복구부의 성능이 저하되는 것을 방지한다.

즉, 기저대역의 I,Q 신호에서 파일롯 신호는 DC 성분으로 변하게 된다. 엄밀하게는, DC 성분 주변의 주파수 성분으로 변한다. 이는 입력되는 신호의 반송파 주파수 성분과 NCO(210)에서 생성된 반송파 주파수 성분의 차이에 의하여 발생된다. 따라서, DC 주변의 성분만 있으면 반송파 복구는 가능하므로, DC 성분 주변의 신호를 제외한 나머지 데이터 성분을 제1, 제2 저역 통과 필터(204,205)에서 제거하는 것이다.

그리고, 상기 제1 저역통과 필터(204)의 출력은 지연기(206)로 입력된다. 상기 지연기(206)는 데이터 성분이 제거된 I 신호를 일정시간 지연시켜 부호 추출기(207)로 출력한다. 이때, 상기 제1 저역 통과 필터(204)에서 출력되는 파일롯 성분의 I 신호가 지연기(206)를 통과하면서 정확히 DC 성분으로 파일롯이 변하지 않으면 그 만큼에 해당하는 주파수 에러와 위상 에러가 발생한 것이다.

즉, 상기 지연기(206)는 입력되는 통과대역 신호의 파일롯 주파수 성분과 NCO(210)의 반송파 주파수 성분의 차이를 주파수 에러의 형태로 변환시켜 부호 추출기(207)로 출력한다.

상기 부호 추출기(207)는 상기 지연기(206)에서 출력되는 신호의 부호만을 추출하여 곱셈기(208)로 출력한다. 상기 곱셈기(208)는 상기 I 신호의 부호와 데이터 성분이 제거된 Q 신호와를 곱한 후 주파수 에러로서 루프 필터(209)로 출력한다. 상기 루프 필터(209)는 입력되는 주파수 에러를 여과하고 적산하여 NCO(210)로 출력하고, 상기 NCO(210)는 상기 루프 필터(209)의 출력에 비례하는 복소 반송파를 생성해 내어 상기 복소 곱셈기(203)로 출력한다. 상기 복소 반송파는 이전에 비해 좀 더 입력되는 신호의 반송파 주파수 성분에 가까운 신호가 된다. 이러한 과정을 반복하면 입력되는 신호의 반송파 주파수 성분과 거의 비슷한 반송파 주파수 신호가 NCO(210)에서 발생되어 복소 곱셈기(203)로 출력되고, 복소 곱셈기(203)는 통과대역의 신호를 원하는 기저대역의 신호로 천이시킨다.

이러한 일련의 과정이 반송파 복구용으로 사용되는 FPLL의 FLL 과정이다. 또 한, 이러한 FLL 과정을 마치면 복소 곱셈기(203)의 출력에는 더 이상 반송파의 주파수 성분이 존재하지 않는다.

상기된 과정에 의해 두개의 반송파 신호의 주파수 차이가 제거되면, 이제는 위상 차이를 제거하는 PLL 과정을 수행한다.

이때 상기 FPLL 구조에서는 FLL과 PLL 과정의 전환이 외부 제어없이 자동으로 전환된다. 이는 FLL 과정이 완료된 후 부호 추출기(207)의 출력에 변화가 없기 때문이다. 따라서, 부호 추출기(207)의 출력은 더 이상 블록에 영향을 미치지 않는다. 다만, 제2 저역 통과 필터(205)의 출력만이 영향을 미친다. 이러한 경우를 위상차를 보상하는 PLL 과정이라 부른다.

그러나 전술한 FPLL 구조의 반송파 복구 장치는 파일롯 신호의 주파수에 NCO 의 출력 주파수를 맞추는 형태를 지닌다. 이는 FPLL 구조의 반송파 복구에 필요한 정보를 파일롯 성분에서 얻고 있음을 의미한다. 이러한 경우 채널을 통과하면서 파일롯 신호 성분이 매우 약화되어 스펙트럼 상에서 그 위치를 정확히 찾을 수 없을 경우 시스템 성능 열하를 막을 수 없다.

즉 상기 FPLL 구조는 COSTAS 루프의 변형된 형태로서, COSTAS 루프에 AFC 필터를 첨가하여 FED(Frequency Error Detector)로서 동작하도록 설계되어있다. 그러므로 FPLL 구조의 FED 성능은 파일롯 신호의 크기에 의존하며, 특히 채널에 의해 파일롯 신호가 약해졌을 경우에는 그 성능이 크게 떨어지는 약점이 있다.

도 3은 반송파 복구 장치의 다른 실시예인 코스타스(COSTAS) 루프 구조를 보이고 있다. 즉 상기 코스타스 루프 방법은 억압(suppressed) 변조된 신호로부터 직 접적으로 반송파의 주파수와 위상을 추정하는 PLL 구조이다.

도 3에서 부호 검출기(305)는 선택적으로 채택할 수 있다. 그리고 도 2에서 FED(Frequency Error Detector)의 역할을 하는 지연기(206)를 제외하면 도 3은 도 2와 등가이다.

즉, 현재 사용하는 FPLL는 COSTAS 루프의 변형된 형태이며, 이는 채널을 통과하면서 파일롯 신호가 약해졌을 경우 AFC 필터(즉, 도 2의 지연기)를 제거함으로써, COSTAS 루프를 이용하여 반송파 복구를 시행할 수 있음을 의미한다.

그러나 기존의 스펙트럼을 이용할 경우, 이미 스펙트럼 상에서 우리가 원하는 신호 부분이 약해진 상태이므로 도 3과 같이 루프의 형태만을 바꾸는 것은 큰 의미를 가지지 못한다. 즉 채널을 통과하면서 파일롯 신호 성분이 매우 약화되어 스펙트럼 상에서 그 위치를 정확히 찾을 수 없을 경우, 도 3과 같은 COSTAS 루프에서도 시스템 성능 열하를 피할 수가 없다.

도 4는 상기 클럭 복조부(108)의 일 실시예를 보인 구성 블록도로서, 타이밍 에러 검출기(TED)(401)에서는 재샘플링부(107)의 출력 신호로부터 타이밍 에러 즉, 위상 오차를 검출하여 루프 필터(402)로 출력한다. 상기 루프 필터(402)는 타이밍 에러 신호 중 고주파 성분을 제거하여 NCO(403)로 출력한다. 상기 NCO(403)는 타이밍 에러 신호의 저대역 성분에 따라 새로 보정된 2배의 심볼 클럭 주파수(2fs, fs는 심볼 클럭 주파수) 즉, 오프셋 값을 생성하여 재샘플링부(107)로 출력한다.

도 5의 (a),(b)는 이상적인 재샘플링부(107)의 임펄스 응답(Impulse response)을 보인 도면이다.

도 5의 (a),(b)는 각각 오프셋(offset)이 0.0, 0.2인 경우로 0.2의 오프셋 값이 계산되어 입력되면 0에서 0.2만큼 떨어진 값에 대해 사인 펄스(sine pulse)의 값을 출력한다.

그리고 심볼 클럭 복조부(108)에서 2배의 심볼 클럭 주파수 즉, 샘플링 주파수를 복원한다는 것은 도 6의 (a),(b)에서 보는 신호의 에지가 우리가 원하는 주파수에 위치할 수 있도록 함을 의미한다.

VSB 전송 시스템에서 일반적인 기저대역의 신호 스펙트럼은 도 6의 (a)와 같이 파일롯 신호가 스펙트럼의 하위 에지에 위치한다. 도 6의 (b)는 또 다른 형태의 VSB 기저대역 신호를 나타낸 것으로서, 파일롯 신호가 스펙트럼의 상위 에지 즉, 2/fs 대역에 위치한다. 상기 (b)의 경우 타이밍 에러 검출기(TED)에 대해 신호의 이득(gain)이 커지는 효과만을 나타낸다.

이때 디지털 영역(domain)에서 샘플링 주파수가 오프셋을 가지면 신호의 에지가 늘어나거나 줄어드는 효과를 가져온다.

이는 클록 복조에 필요한 정보가 신호의 에지 부분에 위치하고 있음을 의미한다.

한편 반송파 복구가 이루어져서 통과대역의 기저대역으로 신호가 옮겨졌을 때, 파일롯 신호는 DC에 존재하며, 신호의 에지 부분이 2/fs(5.381118 MHz)에 위치한다. 따라서 클럭 복조에 필요한 정보는 2/fs 대역에 위치한다.

그러나 다중 경로에 의해 이 부분의 신호가 감쇄(attenuation)되면 클럭 복조에 필요한 정보를 얻을 수 없어 클럭 복조기의 성능이 떨어질 뿐만 아니라 이는 디지털 영역의 복조기에서 사용하는 클럭 자체가 생성되지 않을 수 있음을 의미한다.

위에서 언급한 바와 같이 신호 스펙트럼의 한 에지 부분만을 사용하는 클럭 복조기는 다중 경로 채널에 의해 그 에지 부분의 주파수 부분이 심하게 감쇄(attenuation)되었을 경우, 심한 성능 열화를 가져올 수 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 스펙트럼 대역의 양끝 에지를 이용하여 심볼 클럭을 복조하고 반송파를 복구하는 디지털 방송 수신기를 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 디지털 방송 수신기는 디지털 통과대역 신호에 복소 반송파를 곱하여 디지털 기저대역 신호로 변환하는 주파수 천이부; 상기 주파수 천이부에서 출력되는 기저대역 신호로부터 파일롯 신호가 있는 에지의 반대편 에지가 DC 부근에 위치하는 상위 에지 스펙트럼 형태의 신호와 파일롯 신호가 DC 부근에 위치하는 하위 에지 스펙트럼 형태의 신호를 생성하는 신호 생성부; 상기 신호 생성부에서 출력되는 상위 에지 스펙트럼 신호와 하위 에지 스펙트럼 신호로부터 각각 타이밍 에러를 검출하고 더하여 샘플링 포인트를 조절할 수 있는 오프셋 값을 생성하는 클럭 복조부; 및 상기 신호 생성부에서 출력되는 상위 에지 스펙트럼 신호와 하위 에지 스펙트럼 신호로부터 각각 위상 에러를 검출하고 더하여 반송파 오프셋을 보상하기 위한 복소 반송파를 생성하 는 반송파 복구부를 포함하여 구성되는 것을 특징으로 한다.

상기 신호 생성부는 상기 기저대역 디지털 신호에

를 연속 두 번 곱하여 상위 에지 스펙트럼 신호를 생성하고, 상기 기저대역 디지털 신호에

,

를 순차적으로 곱하여 하위 에지 스펙트럼 신호를 생성하는 것을 특징으로 한다.

상기 신호 생성부는 상기 기저대역 디지털 신호에

를 곱하여 상위 에지 스펙트럼 신호를 생성하고, 상기 기저대역 디지털 신호에

를 곱하여 하위 에지 스펙트럼 신호를 생성하는 것을 특징으로 한다.

상기 클럭 복조부는 상기 상위 에지 스펙트럼 신호로부터 타이밍 에러 신호를 검출하는 제1 타이밍 에러 검출기와, 상기 하위 에지 스펙트럼 신호로부터 타이밍 에러 신호를 검출하는 제2 타이밍 에러 검출기와, 상기 제1, 제2 타이밍 에러 검출기에서 검출된 두 타이밍 에러 신호를 서로 더하여 최종 타이밍 에러 신호로서 출력하는 가산기와, 상기 가산기에서 출력되는 타이밍 에러 신호의 고주파 성분을 제거한 후 샘플링 포인트를 조절할 수 있는 오프셋 값을 생성하여 출력하는 루프 필터 및 NCO를 포함하여 구성되는 것을 특징으로 한다.

상기 반송파 복구부는 상기 상위 에지 스펙트럼 신호와 하위 에지 스펙트럼 신호로부터 각각 위상 에러를 검출한 후 더하여 출력하는 위상 에러 검출부와, 상기 위상 에러 검출부에서 출력되는 위상 에러를 여과하고 적산하는 루프 필터와, 기 설정된 중심 주파수를 기준으로 상기 적산된 값에 비례하는 복소 반송파를 생성하여 상기 주파수 천이부로 출력하는 NCO를 포함하여 구성되는 것을 특징으로 한 다.

상기 위상 에러 검출부는 상기 상위 에지 스펙트럼 신호 중 파일롯 신호가 존재하지 않는 DC 부근의 신호를 추출하여 위상 에러를 검출하는 COSTAS 루프 구조의 에러 검출기와, 상기 하위 에지 스펙트럼 신호 중 파일롯 신호가 존재하는 DC 부근의 신호를 추출하여 위상 에러를 검출하는 FPLL 구조의 에러 검출기와, 상기 두 위상 에러를 더하여 최종 위상 에러로서 출력하는 가산기로 구성되는 것을 특징으로 한다.

본 발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예의 구성과 그 작용을 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.

그리고 종래와 동일한 구성 요소는 설명의 편의상 동일 명칭 및 동일 부호를 부여하며 이에 대한 상세한 설명은 생략한다.

본 발명은 COSTAS 루프가 위상 에러 정보를 도출하는데 파일롯 신호를 필요로 하지 않으므로, FPLL 구조를 기반으로 COSTAS 구조를 더 부가함으로써, 스펙트럼 상의 양쪽 에지를 모두 이용하여 반송파 복구를 수행한다.

또한 본 발명은 상기 스펙트럼 상의 양쪽 에지를 모두 이용하여 심볼 클럭을 복조한다.

즉, 현재 사용하는 FPLL 는 COSTAS loop 의 변형된 형태이며, 이는 채널을 통과하면서 파일롯 신호가 약해졌을 경우 자동 주파수 조절필터(지연기(206))를 제거함으로서 COSTAS loop 을 이용하여 반송파 복구를 시행할 수 있음을 의미한다.

도 6에 FPLL과 일반적인 COSTAS 루프를 이용하기 위한 방법을 도시하였다.

도 6의 (a)는 일반적인 기저대역의 VSB 신호 스펙트럼을 나타내며, 도 6의 (b)는 반대쪽 에지를 이용하기 위해 만든 VSB 신호 스펙트럼을 나타낸다.

도 6의 (a)에서는 파일롯 신호가 DC에 위치하므로 FPLL을 이용하여 반송파 복구에 필요한 에러 값을 계산하며, (b)에서는 파일롯이 없는 신호의 에지 부분을 DC에 위치시키고, COSTAS 루프를 이용하여 반송파 복구에 필요한 에러값을 계산한다. 즉 도 6의 (b)에서는 파일롯 신호가 2/fs(=5.381119MHz)에 존재하는 경우이다.

그리고, 심볼 클럭 복조시 도 6의 (a) 형태의 스펙트럼에서 사용한 TED를 (b) 형태의 스펙트럼 에지에도 동일하게 사용할 수 있다.

따라서 본 발명은 도 6의 (a)의 스펙트럼과 도 6의 (b)의 스펙트럼을 동시에 사용하여 클럭 복조와 반송파 복구를 수행함으로써, 다중 경로 채널 환경에서 클럭 복조기와 반송파 복구부의 성능을 향상시킬 수 있게 된다.

도 7에 기존 스펙트럼의 반대쪽 에지를 이용하기 위한 스펙트럼 형성 과정을 나타내었다.

도 7의 (a)는 6MHz 통과대역에서의 I 채널 신호의 스펙트럼을 보인 것으로서, I 채널 신호의 중심 주파수가 6MHz에 위치했을 때 파일롯 신호는 3.309441MHz에 위치하게 된다.

도 7의 (b)는 (a)의 파일롯 신호가 DC에 올 수 있도록 하기 위해 반송파 복구부 내 NCO의 중심 주파수(Center frequency)를 3.309441MHz로 조절하였을 경우, 기저대역으로 천이한 신호의 스펙트럼을 보이고 있다. 즉 도 7의 (b)는 NCO의 중심 주파수를 3.309441MHz로 조절하여 상기 (a)의 6MHz 통과대역 신호를 기저대역으로 천이하였을 때의 I 채널 신호의 스펙트럼으로서, 파일롯 신호가 DC에 위치함을 알 수 있다.

그리고 (b)의 기저대역 신호를 기준으로 반대쪽 에지를 DC로 가져오기 위해 상기 (b)의 신호를 2.690559MHz로 변조하면(즉, (b)의 신호 *

), 도 7의 (c)와 같이 된다. 다시 도 7의 (c)의 신호에

를 곱하는 변조를 수행하면 도 7의 (d)와 같이 (b)의 기저대역 신호를 기준으로 반대편 에지가 DC에 존재하는 신호가 생성된다.

그리고 도 7의 (c)의 신호에

를 곱하면 도 4의 (b)와 같이 원래의 기저대역 신호가 생성된다.

본 발명에서 도 7의 (b)와 같은 형태의 스펙트럼을 하위 에지 스펙트럼(Lower Edge spectrum) 신호라 하고, 도 7의 (d)와 같은 형태의 스펙트럼을 상위 에지 스펙트럼(Upper Edge spectrum) 신호라 한다.

본 발명은 도 7의 하위 및 상위 에지 스펙트럼 신호를 모두 이용하여 심볼 클럭 복조와 반송파 복구를 수행한다.

도 8은 본 발명에 따른 디지털 방송 수신기의 구성 블록도로서, A/D 변환부 (105)가 고정 발진자에서 발진된 고정 주파수로 수신된 아날로그 통과대역 신호를 샘플링하여 디지털 통과대역 신호로 변환하는 경우에 대한 실시예이다. 이 경우 재샘플링부가 필요하며, 반송파 복구부에서는 주파수 변환기가 필요하다.

만일 상기 A/D 변환부(105)가 가변 주파수로 샘플링한다면 즉, 클럭 복조부(108)의 오프셋 값을 입력받아 입력 신호를 샘플링한다면 상기 재샘플링부와 주파수 변환기는 필요없게 된다.

도 8을 보면, A/D 변환부(105), 위상 분리부(800), 복소 곱셈기(803), 재샘플링부(804), 신호 생성부(805), 클럭 복조부(806), 및 반송파 복구부(807)로 구성된다.

이때, 클럭 복구가 되지 않은 신호에서 양쪽 에지 스펙트럼을 만드는 것은 무의미하므로 상기 신호 생성부(805)가 재샘플링부(804)의 출력단에 위치한다.

상기 신호 생성부(805)의 상세 구조는 도 9와 도10에 도시되어 있다.

그리고 상기 클럭 복조부와 반송파 복구부(807)의 상세 구조로 도 9와 도 10에 도시되어 있다.

상기 도 9와 도 10에서는 반송파 복구부(807)의 NCO의 중심 주파수와 신호 생성부(805)의 상세 구조만 다를 뿐 나머지 구성 요소는 동일하다.

그러므로 도 9와 도 10에서 동일한 구성 요소는 설명의 편의상 동일 명칭 및 동일 부호를 부여한다.

즉, 상기 재샘플링부(804) 전단에는 통과대역 신호를 기저대역 신호로 변환하는 복소 곱셈기(803)가 연결된다.

그리고 상기 재샘플링부(804)의 출력단에는 재샘플링된 기저대역 신호의 스펙트럼 양끝이 DC에 위치하도록 제어하는 신호 생성부(805)가 연결된다. 상기 신호 생성부(805)의 출력단에는 클럭 복조부(806)와 반송파 복구부(807)가 동시에 연결된다. 상기 클럭 복조부(806)의 출력은 재샘플링부(804)로 입력되고, 상기 반송파 복구부(807)의 출력은 복소 곱셈기(803)로 입력된다.

상기 클럭 복조부(806)는 타이밍 에러 검출부(921), 루프 필터(922), 및 NCO(923)로 구성된다.

상기 타이밍 에러 검출부(921)는 상기 상위 에지 스펙트럼 신호로부터 타이밍 에러를 검출하는 제1 타이밍 에러 검출기(921-1), 하위 에지 스펙트럼 신호로부터 타이밍 에러를 검출하는 제2 타이밍 에러 검출기(921-2), 및 상기 제1,제2 타이밍 에러 검출기(921-1,921-2)에서 검출된 두 타이밍 에러 신호를 더하여 출력하는 가산기(921-3)로 구성된다.

상기 반송파 복구부(807)는 위상 에러 검출부(931), 주파수 변환기(932), 루프 필터(933), 및 NCO(934)로 구성된다.

상기 위상 에러 검출부(931)는 상기 상위 에지 스펙트럼 신호로부터 위상 에러를 검출하는 제1 위상 에러 검출기(931-1), 하위 에지 스펙트럼 신호로부터 위상 에러를 검출하는 제2 위상 에러 검출기(931-2), 및 상기 제1,제2 위상 에러 검출기(931-1,931-2)에서 검출된 두 위상 에러 신호를 더하여 출력하는 가산기(931-3)로 구성된다.

도 9는 반송파 복구부(807)의 NCO(934)의 중심 주파수를 3.309441MHz로 설정 한 경우이다. 이때 신호 생성부는 재샘플링부(805)의 출력 신호에

를 곱하여 도 7의 (c)와 같은 스펙트럼을 형성하는 제1 곱셈기(911), 상기 제1 곱셈기(911)의 출력 신호에

를 다시 곱하여 도 7의 (d)와 같은 상위 에지 스펙트럼 신호를 생성하는 제2 곱셈기(912), 및 상기 제1 곱셈기(911)의 출력 신호에

를 곱하여 도 7의 (b)와 같은 하위 에지 스펙트럼 신호를 생성하는 제3 곱셈기(913)로 구성된다.

도 10은 반송파 복구부(807)의 NCO(934)의 중심 주파수를 6.0MHz로 설정한 경우이다. 이때 신호 생성부는 재샘플링부(805)의 출력 신호에

를 곱하여 도 7의 (d)와 같은 상위 에지 스펙트럼 신호를 생성하는 제4 곱셈기(914), 및 상기 재샘플링부(805)의 출력 신호에

를 곱하여 도 7의 (b)와 같은 하위 에지 스펙트럼 신호를 생성하는 제5 곱셈기(915)로 구성된다.

이와 같이 구성된 본 발명은 도 9를 참조하여 상세히 설명한다.

즉, A/D 변환부(105)는 중간 주파수 처리부에서 출력되는 아날로그 통과대역 신호를 고정 주파수 즉, 25MHz의 일정한 클럭으로 샘플링시켜 지연기(801) 및 힐버트 변환기(802)로 구성된 위상 분리기(800)로 출력한다. 즉, 송신측에서는 심볼 주파수(fs)의 2배인 21.52MHz로 샘플링된 데이터가 전송되지만, 상기 A/D 변환부(105)에서 출력되는 데이터는 25MHz로 샘플링된 디지털 통과대역 신호이다.

상기 힐버트 변환기(802)는 디지털화된 통과대역 실수 성분의 신호를 90도 반전시켜 허수 성분의 신호로 변환한 후 복소 곱셈기(803)로 출력하고, 지연기(801)는 상기 힐버트 변환기(802)에서의 처리 시간만큼 입력되는 통과대역 실수 성분의 신호를 지연시켜 상기 복소 곱셈기(803)로 출력한다.

도 7의 (a)는 상기 디지털 통과대역 신호의 스펙트럼 예를 보인 것으로서, 중간 주파수가 6MHz이고, 파일롯 주파수가 3.309441MHz에 위치할 때를 보이고 있다.

상기 복소 곱셈기(803)는 위상 분리기(800)에서 출력되는 디지털 통과대역 I,Q 신호에 반송파 복구부(807)의 NCO(934)의 출력 주파수를 곱하여 기저대역 I,Q 신호로 변환한 후 재샘플링부(804)로 출력한다.

이때 상기 도 7의 (a)의 파일롯 신호가 DC에 위치하도록 하기 위해서 상기 NCO(934)의 중심 주파수를 3.309441MHz로 설정한다.

그러면 상기 복소 곱셈기(803)에서 출력되는 기저대역 신호의 스펙트럼에서 파일롯 신호는 도 7의 (b)와 같이 DC에 위치하게 된다. 즉 파일롯 신호가 DC에 존재하는 하위 에지 스펙트럼이 형성된다.

한편 송신측에서는 심볼 클럭 주파수(fs)의 2배인 21.52MHz로 샘플링된 데이터가 전송되지만, 상기 A/D 변환부(105)에서 출력되는 데이터는 25MHz로 샘플링된 디지털 데이터이다.

따라서 상기 재샘플링부(804)에서는 상기 복소 곱셈기(803)에서 출력되는 디지털 기저대역 I,Q 신호를 클럭 복조부(806)의 NCO(923)의 오프셋 값을 이용하여 2배의 심볼 클럭 주파수(2fs) 즉, 21.52MHz에 동기된 디지털 신호로 보간하여 신호 생성부(805)로 출력하게 된다.

상기 신호 생성부(805)는 기저대역 신호의 양끝 스펙트럼을 모두 이용하여 클럭 복조와 반송파 복구를 수행하기 위하여, 재샘플링된 기저대역 신호의 스펙트럼 양끝이 DC에 위치하도록 변조한다.

이를 위해 신호 생성부(805)의 제1 곱셈기(911)는 도 7의 (b)와 같은 하위 에지 스펙트럼 신호에

를 곱하여 도 7의 (c)와 같은 스펙트럼을 형성하고, 제 2 곱셈기(912)는 도 7의 (c)와 같은 스펙트럼 신호에

를 다시 곱하여 도 7의 (d)와 같은 상위 에지 스펙트럼 신호를 생성한다.

그리고 제3 곱셈기(913)는 도 7의 (c)와 같은 스펙트럼 신호에

를 곱하여 도 7의 (b)와 같은 하위 에지 스펙트럼를 생성한다.

상기 제2 곱셈기(912)에서 형성된 상위 에지 스펙트럼 신호와 제3 곱셈기(913)에서 형성된 하위 에지 스펙트럼 신호는 클럭 복조부(806)의 타이밍 에러 검출부(921)와 반송파 복구부(807)의 위상 에러 검출부(931)로 출력된다.

이때 제3 곱셈기(913)를 사용하지 않고, 대신 재샘플링부(804)에서 출력되는 하위 에지 스펙트럼 신호를 바로 클럭 복조부(806)의 타이밍 에러 검출부(921)와 반송파 복구부(807)의 위상 에러 검출부(931)로 출력할 수도 있다. 이는 시스템 설계자에 의해 달라질 수 있다.

이때 상기 상,하위 에지 스펙트럼 신호는 이득의 차이만을 가지므로, 상기 클럭 복조부(806)의 타이밍 에러 검출부(921) 내 제1, 제2 타이밍 에러 검출기 (921-1,921-2)는 동일한 구조의 타이밍 에러 검출기를 이용할 수 있다.

도 11은 상기 타이밍 에러 검출부의 상세 블록도로서, 상기 제1,제2 타이밍 에러 검출기(921-1,921-2)에 수정된 가드너(modified Gardner) 타이밍 에러 검출 알고리즘을 적용한 예이다.

이때 상기 제1 타이밍 에러 검출기(921-1)와 제2 타이밍 에러 검출기(921-2)의 상세 구조는 동일하므로 상기 제1 타이밍 에러 검출기(921-1)에 대해서만 상세히 설명한다.

즉, 상기 신호 생성부(805)에서 출력되는 상위 에지 스펙트럼 신호는 제1 타이밍 에러 검출기(921-1)의 제1 지연기(951)와 부호 추출기(955)로 출력된다. 상기 제1 지연기(951)는 입력 신호를 1클럭 지연시켜 제2 지연기(952)로 출력함과 동시에 곱셈기(957)로 출력한다. 상기 제2 지연기(952)는 1 클럭 지연된 신호를 다시 1 클럭 지연시켜 제3 지연기(953)로 출력하고, 상기 제3 지연기(953)에서 다시 1클럭 지연된 신호는 부호 추출기(954)로 제공된다. 상기 부호 추출기(954)는 제3 지연기(953)에서 출력되는 신호의 부호를 추출하여 감산기(956)로 출력하고, 상기 부호 추출기(955)는 상기 입력 신호의 부호를 추출하여 감산기(956)로 출력한다. 상기 감산기(956)는 3클럭 지연된 신호의 부호와 입력 신호의 부호와의 차를 곱셈기(957)로 출력한다. 상기 곱셈기(957)는 상기 제2 지연기(952)의 출력과 감산기(956)의 출력을 곱하고 그 결과를 타이밍 에러 신호로 하여 가산기(921-3)로 출력한다.

상기 제2 타이밍 에러 검출기(921-2)도 상기와 같은 과정으로 하위 에지 스 펙트럼 신호로부터 타이밍 에러 신호를 검출하여 상기 가산기(921-3)로 출력한다.

상기 가산기(921-3)는 제1,제2 타이밍 에러 검출기(921-1,921-2)에서 각각 검출된 두 타이밍 에러 신호를 서로 더하여 루프 필터(922)로 출력된다.

상기 루프 필터(922)는 가산기(921-3)에서 출력되는 타이밍 에러 신호의 고주파 성분을 제거한 후 NCO(923)로 출력한다. 상기 NCO(923)는 고주파 성분이 제거된 타이밍 에러 신호에 따라 오프셋 값을 (-0.5 ~ +0.5) 심볼 범위로 모듈로(modulo) 출력하여, 재샘플링부(804)로 하여금 샘플링 포인트를 조절할 수 있도록 한다.

상기 재샘플링부(804)는 NCO(923)에서 출력되는 오프셋 값에 따라 샘플링 포인트를 조절하여, 재샘플링된 데이터를 출력한다.

한편, 상기 반송파 복구부(807)의 위상 에러 검출부(931)는 상위 에지 스펙트럼 신호와 하위 에지 스펙트럼 신호로부터 각각 위상 에러를 검출한 후 더하여 주파수 변환기(932)로 출력한다.

도 12는 상기 위상 에러 검출부(931)의 상세 블록도로서, 상위 에지 신호에 대해서는 DC에 파일롯 신호가 존재하지 않으므로, AFC 필터를 제외한 형태의 COSTAS 루프 구조를 사용한다. 그리고 하위 에지 신호에 대해서는 DC에 파일롯 신호가 존재하므로 주파수 에러 검출기(FED)가 부가된 형태인 기존의 FPLL 구조를 사용한다. 이는 COSTAS 루프 구조는 파일롯 신호를 사용하지 않고, FPLL 구조는 파일롯 신호를 사용하기 때문이다.

즉, 제1 위상 에러 검출기(931-1)는 제1 저역통과필터(971), 제2 저역통과필 터(972), 및 곱셈기(974)로 구성된다. 여기서 AFC 필터인 부호 추출기(973)는 선택적으로 채택할 수 있다.

상기 제2 위상 에러 검출기(931-2)는 제3 저역통과필터(981), 제4 저역통과필터(982), 지연기(983), 부호 추출기(984), 및 곱셈기(985)로 구성된다.

따라서 상기 제1 위상 에러 검출기(931-1)의 제1,제2 저역통과필터(971,972)는 상위 에지 스펙트럼 I,Q 신호 중 DC 성분 주변의 신호를 제외한 나머지 즉, 데이터 성분을 각각 제거한 후 곱셈기(974)로 출력한다. 이때 상기 상위 에지 스펙트럼 I,Q 신호는 도 7의 (d)와 같이 DC 성분에 파일롯 신호가 존재하지 않는다. 상기 곱셈기(974)는 제1,제2 저역통과필터(971,972)를 통과한 I,Q 신호를 곱하고 그 결과를 상위 위상 에러로 하여 가산기(931-3)로 출력한다.

그리고 상기 제2 위상 에러 검출기(931-2)의 제3,제4 저역통과필터(981,982)는 하위 에지 스펙트럼 I,Q 신호 중 DC 성분 주변의 신호를 제외한 나머지 성분을 각각 제거하는 필터링을 수행한다. 이때 하위 에지 스펙트럼 I,Q 신호는 도 7의 (b)와 같이 DC 성분에 파일롯 신호가 존재한다. 만일 입력되는 신호의 반송파 주파수 성분과 NCO(934)에서 생성된 주파수 성분의 차이가 발생하면 상기 파일롯 신호는 DC 성분 주변의 주파수 성분으로 변한다.

상기 제3 저역통과 필터(981)의 출력은 AFC 역할을 하는 지연기(983)로 입력되고, 제4 저역통과 필터(982)의 출력은 곱셈기(985)로 입력된다. 상기 지연기(983)는 데이터 성분이 제거된 I 신호를 일정시간 지연시켜 부호 추출기(984)로 출력한다. 이때, 상기 제3 저역 통과 필터(981)에서 출력되는 파일롯 성분의 I 신호 가 지연기(983)를 통과하면서 정확히 DC 성분으로 변하지 않으면 그 만큼에 해당하는 주파수 에러와 위상 에러가 발생한 것을 의미한다.

즉, 상기 지연기(983)는 입력되는 통과대역 신호의 파일롯 주파수 성분과 NCO(934)의 주파수 성분의 차이를 주파수 에러의 형태로 변환시켜 부호 추출기(984)로 출력한다.

상기 부호 추출기(984)는 상기 지연기(983)에서 출력되는 신호의 부호만을 추출하여 곱셈기(985)로 출력한다. 상기 곱셈기(985)는 상기 I 신호의 부호와 데이터 성분이 제거된 Q 신호와를 곱한 후 그 결과를 하위 위상 에러로서 가산기(931-3)로 출력한다.

상기 가산기(931-3)는 상위 위상 에러와 하위 위상 에러를 더하여 최종 위상 에러를 주파수 변환부(932)로 출력한다.

상기 주파수 변환부(932)는 A/D 변환부(105)가 고정 주파수(즉, 25MHz)로 샘플링을 수행하였기 때문에 재샘플링부(804)와 함께 추가된 블록으로서, 위상 에러를 다시 25MHz에 동기시켜 루프 필터(933)로 출력한다.

즉, 상기 복소 곱셈기(803)는 25MHz에 동기되어 통과대역 신호를 기저대역 신호로 변환하므로, 루프 필터(933)와 NCO(934)도 25MHz로 동작을 해야한다. 그런데 상기 위상 에러 검출부(931)에서 출력되는 위상 에러는 재샘플링부(804)에 의해 21MHz에 동기된 신호이므로 주파수 변환부(932)가 필요한 것이다.

상기 루프 필터(933)는 입력되는 위상 에러를 여과하고 적산하여 NCO(934)로 출력하고, 상기 NCO(934)는 3.309441MHz를 중심 주파수로 하여 상기 루프 필터 (933)의 출력에 비례하는 복소 반송파를 생성해 내어 상기 복소 곱셈기(803)로 출력한다. 상기 위상 에러 값을 보상하기 위한 복소 반송파(cos,sin)는 이전에 비해 좀 더 입력되는 신호의 반송파 주파수 성분에 가까운 신호가 된다. 이러한 과정을 반복하면 입력되는 신호의 반송파 주파수 성분과 거의 비슷한 주파수 신호가 NCO(934)에서 발생되어 복소 곱셈기(803)로 출력되고, 복소 곱셈기(803)는 통과대역의 신호를 원하는 기저대역의 신호로 천이시킨다.

한편 도 10은 도 9의 실시예와는 NCO(934)의 중심 주파수 및 신호 생성부(805)의 구성이 다르다.

도 10의 경우, 상기 NCO(934)의 중심 주파수는 6.0MHz로 설정한다. 그러면 복소 곱셈기(803)를 통과한 신호는 도 7의 (c)와 같이 스펙트럼의 가운데 부분이 DC에 위치하는 형태가 된다. 상기 복소 곱셈기(803)의 출력은 재샘플링부(804)를 거쳐 신호 생성부(805)로 입력된다.

따라서 신호 생성부(805)의 제4 곱셈기(914)는 재샘플링부(804)의 출력에

를 곱하여 도 7의 (d)와 같은 상위 에지 스펙트럼 신호를 생성하고, 제5 곱셈기(915)는 상기 재샘플링부(804)의 출력에

를 곱하여 도 7의 (b)와 같은 하위 에지 스펙트럼 신호를 생성한다.

상기 상,하위 에지 스펙트럼 신호는 클럭 복조부(806)와 반송파 복조부(807)로 입력되며, 이후의 동작은 상기된 도 9와 같으므로 상세 설명을 생략한다.

한편, 본 발명에서 사용되는 용어(terminology)들은 본 발명에서의 기능을 고려하여 정의 내려진 용어들로써 이는 당분야에 종사하는 기술자의 의도 또는 관례 등에 따라 달라질 수 있으므로 그 정의는 본 발명의 전반에 걸친 내용을 토대로 내려져야 할 것이다.

본 발명을 상술한 실시예에 한정되지 않으며, 첨부된 청구범위에서 알 수 있는 바와 같이 본 발명이 속한 분야의 통상의 지식을 가지 자에 의해 변형이 가능하고 이러한 변형은 본 발명의 범위에 속한다.

이상에서와 같이 본 발명에 따른 디지털 방송 수신기의 효과를 설명하면 다음과 같다.

첫째, 본 발명은 기존의 FPLL 시스템을 기반으로 또 하나의 파일롯 신호를 이용하지 않는 위상 에러 검출기를 첨가하여 사용함으로써, 기존의 FPLL 시스템의 특성을 그대로 유지할 수 있는 효과가 있다. 또한 기존 시스템에의 적용이 매우 용이한 장점을 갖는다.

둘째, 본 발명은 파일롯 신호를 이용하지 않는 COSTAS 루프를 위상 에러 검출기로 사용함으로써, 파일롯 신호가 매우 약해진 경우에도 반송파를 정상적으로 복구할 수 있으므로 시스템의 반송파 복구 성능을 향상시킬 수 있다.

셋째, 본 발명은 상,하위 에지 스펙트럼 신호를 모두 이용하여 심볼 클럭을 복조함으로써, 신호의 특정 에지 부분에 의존하는 클럭 복조기에 비해 다중 경로 채널 환경에서 우수한 성능을 가질 뿐만 아니라, 기존의 시스템에 비해 복잡도가 크게 증가하지 않는 장점을 지닌다.

넷째, 본 발명은 상,하위 에지 스펙트럼 신호에 대해 동일한 타이밍 에러 검출기를 사용함으로써, 두 스펙트럼에서 생성된 타이밍 에러를 쉽게 더해서 사용할 수 있는 장점을 지닌다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

Claims (9)

1. 디지털 통과대역 신호에 복소 반송파를 곱하여 디지털 기저대역 신호로 변환하는 주파수 천이부;

   상기 주파수 천이부에서 출력되는 기저대역 신호로부터 파일롯 신호가 있는 에지의 반대편 에지가 DC 부근에 위치하는 상위 에지 스펙트럼 형태의 신호와 파일롯 신호가 DC 부근에 위치하는 하위 에지 스펙트럼 형태의 신호를 생성하는 신호 생성부;

   상기 신호 생성부에서 출력되는 상위 에지 스펙트럼 신호와 하위 에지 스펙트럼 신호로부터 각각 타이밍 에러를 검출하고 더하여 샘플링 포인트를 조절할 수 있는 오프셋 값을 생성하는 클럭 복조부; 및

   상기 신호 생성부에서 출력되는 상위 에지 스펙트럼 신호와 하위 에지 스펙트럼 신호로부터 각각 위상 에러를 검출하고 더하여 반송파 오프셋을 보상하기 위한 복소 반송파를 생성하는 반송파 복구부를 포함하여 구성되는 것을 특징으로 하는 디지털 방송 수신기.
2. 제 1 항에 있어서,

   상기 주파수 천이부 전단에 아날로그 통과대역 신호를 샘플링 주파수로 샘플링하여 디지털 통과대역 신호를 출력하는 A/D 변환부가 더 구비되며,

   상기 A/D 변환부가 샘플링 주파수로 고정 주파수를 이용하는 경우, 상기 주 파수 천이부와 신호 생성부 사이에 디지털 기저대역 신호를 클럭 복조부에서 출력되는 오프셋 값에 따라 재샘플링하여 출력하는 재샘플링부가 더 포함되는 것을 특징으로 하는 디지털 방송 수신기.
3. 제 1 항에 있어서, 상기 신호 생성부는

   상기 기저대역 디지털 신호에

   

   를 연속 두 번 곱하여 상위 에지 스펙트럼 신호를 생성하고, 상기 기저대역 디지털 신호에

   

   ,

   

   를 순차적으로 곱하여 하위 에지 스펙트럼 신호를 생성하는 것을 특징으로 하는 디지털 방송 수신기.
4. 제 1 항에 있어서, 상기 신호 생성부는

   상기 기저대역 디지털 신호에

   

   를 곱하여 상위 에지 스펙트럼 신호를 생성하고, 상기 기저대역 디지털 신호에

   

   를 곱하여 하위 에지 스펙트럼 신호를 생성하는 것을 특징으로 하는 디지털 방송 수신기.
5. 제 1 항에 있어서, 상기 클럭 복조부는

   상기 상위 에지 스펙트럼 신호로부터 타이밍 에러 신호를 검출하는 제1 타이밍 에러 검출기와,

   상기 하위 에지 스펙트럼 신호로부터 타이밍 에러 신호를 검출하는 제2 타이밍 에러 검출기와,

   상기 제1, 제2 타이밍 에러 검출기에서 검출된 두 타이밍 에러 신호를 서로 더하여 최종 타이밍 에러 신호로서 출력하는 가산기와,

   상기 가산기에서 출력되는 타이밍 에러 신호의 고주파 성분을 제거한 후 샘플링 포인트를 조절할 수 있는 오프셋 값을 생성하여 출력하는 루프 필터 및 NCO를 포함하여 구성되는 것을 특징으로 하는 디지털 방송 수신기.
6. 제 5 항에 있어서,

   상기 제1, 제2 타이밍 에러 검출기는 동일한 구조의 타이밍 에러 검출기를 이용하는 것을 특징으로 하는 디지털 방송 수신기.
7. 제 5 항에 있어서,

   상기 제1, 제2 타이밍 에러 검출기는 수정된 가드너 타이밍 에러 검출 알고리즘을 적용하여 상,하위 에지 스펙트럼 신호로부터 각각 타이밍 에러 신호를 검출하는 것을 특징으로 하는 디지털 방송 수신기.
8. 제 1 항에 있어서, 상기 반송파 복구부는

   상기 상위 에지 스펙트럼 신호와 하위 에지 스펙트럼 신호로부터 각각 위상 에러를 검출한 후 더하여 출력하는 위상 에러 검출부와,

   상기 위상 에러 검출부에서 출력되는 위상 에러를 여과하고 적산하는 루프 필터와,

   기 설정된 중심 주파수를 기준으로 상기 적산된 값에 비례하는 복소 반송파를 생성하여 상기 주파수 천이부로 출력하는 NCO를 포함하여 구성되는 것을 특징으로 하는 디지털 방송 수신기.
9. 제 8 항에 있어서, 상기 위상 에러 검출부는

   상기 상위 에지 스펙트럼 신호 중 파일롯 신호가 존재하지 않는 DC 부근의 신호를 추출하여 위상 에러를 검출하는 COSTAS 루프 구조의 에러 검출기와,

   상기 하위 에지 스펙트럼 신호 중 파일롯 신호가 존재하는 DC 부근의 신호를 추출하여 위상 에러를 검출하는 FPLL 구조의 에러 검출기와,

   상기 두 위상 에러를 더하여 최종 위상 에러로서 출력하는 가산기로 구성되는 것을 특징으로 하는 디지털 방송 수신기.

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