KR20060027168A - 고속 인터페이스 회로 - Google Patents

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KR20060027168A
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Abstract

본 발명은 P 채널 및 N 채널 MOSFET를 모두 사용하는 폴디드 캐스코드 형태의 듀얼 게이트 차동 입력단을 포함하는 고속 인터페이스 회로에 관한 것이다.
본 발명의 고속 인터페이스 회로에 따르면, 공통 접지 전압부터 공급 전압에 이르는 광역의 공통모드 입력 전압 범위를 갖는 고속 저전압 차동 신호를 효율적으로 CMOS(Complementary Metal Oxide Semiconductor) 디지털 신호로 복원할 수 있게 되며, 또한 공통모드 임피던스 부정합에 의한 잡음이나 공통 접지에서 발생하는 잡음 또는 임피던스 등에 의해 공통모드 전압이 규격을 벗어나게 되는 경우에도 이에 영향을 받지 않고 안정적으로 CMOS 디지털 신호로 복원할 수 있게 된다.
그리고, 본 발명은 고속 인터페이스 회로의 수신단을 클럭 신호에 동기되지 않는 비동기식 회로로 구현하고, 송신단에서 수신단까지의 클럭 신호와 데이터 신호에 대하여 수신단 회로를 공통으로 적용하여 클럭과 데이터 신호가 동일한 수신단 회로에 의해 복원되도록 함으로써, 해당되는 클럭 및 데이터 신호의 전달 채널의 길이(신호 전달 경로의 길이) 차이로 인해 각 복원 신호의 전달 지연 시간이 다르더라도 타이밍 슬루율을 최소화할 수 있게 된다.
또한, 본 발명의 고속 인터페이스 회로를 평판 디스플레이 장치의 타이밍 제어기와 소스 드라이버(데이터 드라이버) 사이에 구현함으로써, 타이밍 제어기에서 송신한 고속 저전압 차동 신호를 수신단인 소스 드라이버 측에서 정확하게 디지털 전압 신호로 복원할 수 있게 된다.
고속, 인터페이스 회로, 듀얼 게이트, 차동 입력단, 폴디드 캐스코드, 정궤환 루프, 평판 디스플레이

Description

고속 인터페이스 회로{High-Speed Interface Circuit}
도 1은 일반적인 고속 직렬 인터페이스 회로의 송/수신단을 도시한 도면.
도 2는 일반적인 동기식 전류모드 차동신호 인터페이스의 송/수신단 및 신호 전달 채널을 도시한 도면.
도 3은 종래의 전압 모드로 동작하는 수신단 회로를 나타낸 도면.
도 4는 종래의 전류 모드로 동작하는 수신단 회로를 나타낸 도면.
도 5는 본 발명에 따른 고속 인터페이스 회로를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
51 : 듀얼 게이트 차동 입력단 52 : 정궤환 루프단
53 : 출력 버퍼단
본 발명은 고속 인터페이스 회로에 관한 것으로, 특히 P 채널 및 N 채널 MOSFET를 모두 사용하는 듀얼 게이트 차동 입력단을 폴디드 캐스코드를 구성하여 프리앰프(Pre-amplification) 기능을 가지면서 공통 접지 전압부터 공급 전압에 이 르는 입력 공통모드 전압 범위를 갖도록 함으로써, 고속 저전압의 차동 입력 신호를 효과적으로 복원할 수 있도록 한 고속 인터페이스 회로에 관한 것이다.
최근에 반도체 기술이 발전되면서 VLSI(Very Large Scale Integration) 칩의 동작 속도가 증가하고, 이로 인해 칩 내의 정보 처리량이 증가함과 더불어 칩과 칩간 또는 시스템과 시스템간의 데이터 송수신량이 크게 증가하게 되었다.
이러한 종래의 VLSI 칩은 CMOS(Complementary Metal Oxide Semiconductor) 신호 레벨의 버퍼를 사용하여 칩 간의 신호 전송을 수행하는데, 이 경우 인쇄회로기판이나 케이블 등 전송 매질의 제한적인 신호 대역폭과 반사잡음 등으로 인해 신호 무결성이 저하됨에 따라 100MHz 이상의 고속 신호 전송이 어려운 단점이 있었다.
이에, 최근에는 수백 Mbps 또는 수 Gbps의 대량 정보를 최소한의 신호선으로 송수신하기 위하여 다양한 형태의 고속 직렬 인터페이스를 개발하게 되었는데, 이러한 종래의 고속 직렬 인터페이스는 첨부된 도면 도 1에 도시된 바와 같이, 고속으로 신호를 전송하기 위하여 디지털 신호를 저전압 진폭 신호로 변환하여 전송하는 송신단(11)과, 저전압 진폭 신호로부터 디지털 신호를 복원하는 수신단(12)을 구비하여 이루어진다.
여기서, 송신단(11)은 정전압 또는 정전류를 이용하여 신호의 진폭을 결정하고, 일련의 디지털 신호에 의해 신호의 흐름을 제어하며, 수신단(12)은 저전압 진폭 신호를 디지털 신호로 변환하기 위하여 광역의 주파수 대역폭을 가져야 하고, 동시에 높은 전압 이득을 얻을 수 있어야 한다.
그리고, 일반적인 동기식 전류모드 차동신호 인터페이스의 송/수신단 및 신호 전달 채널은 첨부된 도면 도 2와 같은 구성으로 이루어지는데, 도 2에 도시된 바와 같은 송신단과 수신단 간의 인터페이스를 살펴보면, 송신단의 출력부에서 보이는 공통 접지 임피던스와 수신단의 입력부에서 보이는 공통 접지 임피던스는 동일하지 않은데, 이는 회귀되는 신호 전송로의 임피던스가 '0'이 아님을 의미하고, 송신단의 출력 조건이나 인접 신호간의 누화 잡음, 그리고 송/수신단에서의 공통모드 임피던스 부정합에 의한 반사 잡음 등의 영향을 받기 때문이며, 따라서, 수신단에서의 공통모드 전압 범위는 충분한 마진이 필요하다.
일례로, 현재 상용화되어 있는 인터페이스 방식 중 하나인 LVDS(Low Voltage Differential Signalling)의 경우 허용하는 수신단 입력 신호의 공통모드 전압 범위가 0.1~2.4V로 매우 넓은 것을 볼 수 있다.
그리고, 일반적인 시스템에서 입/출력 전원 전압은 2.5~3.3V 정도이므로, 반사잡음 또는 인접 신호간 누화잡음, 공통 접지에서 발생하는 귀환 신호 누화 잡음, 공통 접지에 존재하는 임피던스 등에 의해 공통 접지 전압이 변하게 되어 공통모드 전압이 규격을 벗어나게 되는 경우도 발생되기 때문에 수신단 입력의 공통모드 전압 범위는 그 공통 접지 전압부터 공급 전원 전압에 이르는 범위를 가져야 한다.
또한, 종래의 수신단 회로는 신호의 전달 방법에 따라 전압 모드와 전류 모드로 분류할 수 있는데, 도 3은 전압 모드로 동작하는 수신단 회로를 나타내고 있으며, 도 4는 전류 모드로 동작하는 수신단 회로를 나타내고 있다.
먼저, 도 3에 도시된 전압 모드로 동작하는 수신단 회로는, M1, M2로 구성되는 FET(Field Effect Transistor) 차동 입력단에서 입력 전압 V(+)와 V(-)를 각각 입력받고, 능동소자인 트랜지스터나 수동소자인 저항 등을 이용하여 부하를 구성하고 있다.
이러한 구조에서 전압 이득은 FET의 전달 컨덕턴스 값과 부하의 출력 임피던스의 곱에 의해 결정되는데, 이때, 높은 전압 이득을 갖기 위하여 부하의 출력 임피던스를 높이는 경우 주파수 대역폭이 좁아지는 단점이 있으며, 특히 부하를 수동소자인 저항으로 구성하는 경우 면적이 증가하고, 공정 변화에 대해 민감하게 회로 특성이 결정되는 단점을 갖게 된다.
또한, 높은 전압 이득을 갖기 위한 다른 방법으로, 전술한 단점을 해결하고자 주파수 대역폭을 넓히기 위하여 출력 임피던스 값을 줄이고, 대신에 다수 개의 수신단 회로를 직렬로 연결하여 전체적인 전압 이득을 높이는 방법이 있으나, 이는 전력소모가 높아지는 문제점을 갖게 된다.
다음으로, 도 4에 도시된 전류 모드로 동작하는 수신단 회로는, M1, M2에 의해 FET 차동 입력단이 구성되고, 이때, 입력 전압 V(+)와 V(-)는 M1, M2에 의해 전류신호로 변환되어 M3, M4로 전달되며, 이 전류 신호는 M7, M8, M9, M10에 의해 구성되는 버퍼 회로에 의해 전압 증폭되어 출력된다.
이러한 전류 모드 수신단 회로는 M3 및 M4의 출력 임피던스가 '1/(FET의 전달 컨덕턴스)'값으로 낮아 전술한 도 3의 전압 모드 수신단 회로에 비해 주파수 대역폭이 넓기는 하지만, 반면에 M3, M4의 게이트 단자의 기생 커패시턴스에 의해 주 파수 대역폭이 제한되므로, 이를 보상하기 위하여 M5, M6에 의해 구성되는 정궤환 루프를 추가하고 있다. 그러나, 정궤환 루프로 인해 입력 전압 V(+)와 V(-)의 입력 진폭 및 신호의 주파수에 따라 M3, M4로 전달되는 신호의 진폭이 변하게 되고, 이러한 신호의 진폭 변화로 인해 버퍼 회로의 지연(propagation delay)의 차이를 가져오게 되어 출력부에서 지터 성분으로 나타나게 되는 문제점이 있다.
또한, 도 3 및 도 4에 도시된 종래의 수신단 회로는 FET 차동 입력단이 P 채널 MOSFET(Metal Oxide Semiconductor FET) 또는 N 채널 MOSFET만으로 구성되어 있으므로, 입력 신호의 공통모드 전압 범위가 제한되는 문제점이 있었다.
본 발명은 전술한 바와 같은 문제점을 해결하기 위한 것으로 그 목적은, P 채널 및 N 채널 MOSFET를 모두 사용하는 폴디드 캐스코드 형태의 듀얼 게이트 차동 입력단을 포함하는 고속 인터페이스 회로를 구현하는데 있다.
본 발명의 다른 목적은, 상술한 고속 인터페이스 회로를 구현함으로써, 공통 접지 전압부터 공급 전압에 이르는 광역의 공통모드 입력 전압 범위를 갖는 고속 저전압 차동 신호를 효율적으로 CMOS(Complementary Metal Oxide Semiconductor) 디지털 신호로 복원할 수 있도록 하고, 또한 공통모드 임피던스 부정합에 의한 잡음이나 공통 접지에서 발생하는 잡음 또는 임피던스 등에 의해 공통모드 전압이 규격을 벗어나게 되는 경우에도 이에 영향을 받지 않고 안정적으로 CMOS 디지털 신호로 복원할 수 있도록 하는데 있다.
본 발명의 또 다른 목적은, 고속 인터페이스 회로의 수신단을 클럭 신호에 동기되지 않는 비동기식 회로로 구현하고, 송신단에서 수신단까지의 클럭 신호와 데이터 신호에 대하여 수신단 회로를 공통으로 적용하여 클럭과 데이터 신호가 동일한 수신단 회로에 의해 복원되도록 함으로써, 해당되는 클럭 및 데이터 신호의 전달 채널의 길이(신호 전달 경로의 길이) 차이로 인해 각 복원 신호의 전달 지연 시간이 다르더라도 타이밍 슬루율을 최소화할 수 있도록 하는데 있다.
또한, 본 발명은 상술한 고속 인터페이스 회로를 평판 디스플레이 장치의 타이밍 제어기와 소스 드라이버(데이터 드라이버) 사이에 구현함으로써, 타이밍 제어기에서 송신한 고속 저전압 차동 신호를 수신단인 소스 드라이버 측에서 정확하게 디지털 전압 신호로 복원할 수 있도록 하는데 그 목적이 있다.
본 발명의 또 다른 목적은, 공통모드 전압 범위에 관계없이 고속 저전압 차동입력 신호를 효과적으로 복원하는 고속인터페이스 회로를 구현하는데 있다.
상술한 바와 같은 목적을 해결하기 위한 본 발명의 특징은, 다수의 P 채널 및 N 채널 MOSFET를 사용하는 폴디드 캐스코드 형태의 증폭단을 통해 고속 저전압의 차동 신호를 입력받아 1차 증폭해 주는 듀얼 게이트 차동 입력단과; 다수의 P 채널 MOSFET와 래치 구조로 이루어진 다수의 N 채널 MOSFET로 정궤환 루프를 형성하여 상기 듀얼 게이트 차동 입력단에 의해 증폭된 차동 신호를 2차 증폭해 주는 정궤환 루프단과; P 채널 MOSFET로 전류미러를 형성하여 상기 정궤환 루프단에 의 해 2차 증폭된 차동 신호를 단일 신호로 복원하여 출력해 주는 출력 버퍼단을 포함하는 고속 인터페이스 회로를 제공하는데 있다.
여기서, 상기 듀얼 게이트 차동 입력단은, 전류미러 형태의 P 채널 MOSFET로 부하를 형성하고 있는 N 채널 MOSFET로 이루어진 차동 입력쌍을 갖는 폴디드 캐스코드 증폭단과, 전류미러 형태의 N 채널 MOSFET로 부하를 형성하고 있는 P 채널 MOSFET로 이루어진 차동 입력쌍을 갖는 폴디드 캐스코드 증폭단을 병렬 구조로 연결하여 구성하는 것을 특징으로 한다.
이때, 상기 N 채널 MOSFET로 이루어진 차동 입력쌍을 갖는 폴디드 캐스코드 증폭단은, 소정의 입력 전압 V(-), V(-)를 각각 입력받는 N채널 MOSFET로 형성된 차동 입력쌍에 P 채널 MOSFET로 형성된 각각의 전류미러를 부하로서 연결하고, 상기 차동 입력쌍의 소스 단자에 N 채널 MOSFET를 캐스코드 형태로 연결하여 구성하는 것을 특징으로 하며, 상기 P 채널 MOSFET로 이루어진 차동 입력쌍을 갖는 폴디드 캐스코드 증폭단은, 소정의 입력 전압 V(-), V(-)를 각각 입력받는 P채널 MOSFET로 형성된 차동 입력쌍의 소스 단자에 P 채널 MOSFET를 캐스코드 형태로 연결하고, 상기 차동 입력쌍에 N 채널 MOSFET로 형성된 각각의 전류미러를 부하로서 연결하여 구성하는 것을 특징으로 한다.
그리고, 상기 듀얼 게이트 차동 입력단은, N 채널 MOSFET 차동 입력쌍이 입력받을 수 있는 입력 전압의 범위와, P 채널 MOSFET 차동 입력쌍이 받을 수 있는 입력 전압의 범위가 합해져서 공통 접지 전압부터 공급 전압에 이르는 공통모드 전압 범위를 가지면서 고속 저전압 차동 신호를 입력받는 것을 특징으로 한다.
또한, 상기 정궤환 루프단은, 일련의 바이어스 전압이 인가되는 듀얼 게이트 형태의 P 채널 MOSFET를 병렬 연결하고, 상기 P 채널 MOSFET의 각 드레인 단자에 또 다른 바이어스 전압이 인가되는 P 채널 MOSFET를 각각 연결한 후, 그 P 채널 MOSFET의 각 드레인 단자에 래치 구조를 갖는 다수의 N 채널 MOSFET를 연결하여 구성하는 것을 특징으로 한다.
나아가, 상기 출력 버퍼단은, P 채널 MOSFET로 전류미러를 형성한 후, 그 전류미러를 구성하는 각각의 P 채널 MOSFET의 드레인 단자에 N 채널 MOSFET의 드레인 단자를 각각 연결하되, 정궤환 루프단을 구성하는 N 채널 MOSFET에 대하여 전류미러 형태로 각각 연결되는 N 채널 MOSFET의 드레인 단자를 상기 각 P 채널 MOSFET의 드레인 단자에 연결하여 구성하는 것을 특징으로 한다.
한편으로, 상기 고속 인터페이스 회로는, 클럭 신호에 동기되지 않는 비동기식 회로로써 클럭 및 데이터 신호의 전달 채널의 수신단에 공통으로 사용되는 것을 특징으로 하며, 고속 저전압 차동 신호의 인터페이스를 필요로 하는 평판 디스플레이 장치의 비디오 제어기와 타이밍 제어기 간의 수신단 인터페이스 회로나, 타이밍 제어기와 소스 구동 회로 간의 수신단 인터페이스 회로에 구성되어, 고속 저전압 차동 신호를 단일의 디지털 신호로 복원해 주는 것을 특징으로 한다.
이하, 본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.
본 발명에서는 P 채널 및 N 채널 MOSFET를 모두 사용하는 폴디드 캐스코드 형태의 듀얼 게이트 차동 입력단과, 신호 증폭 및 슬루율 증가를 위한 정궤환 루프단 및 자동 신호를 단일 출력 신호로 변환하기 위한 전류미러 형태의 출력 버퍼단을 포함하는 고속 인터페이스 회로를 구현함으로써, 공통 접지 전압부터 공급 전압에 이르는 광역의 공통모드 입력 전압 범위를 갖는 고속 저전압 차동 신호를 효율적, 안정적으로 CMOS(Complementary Metal Oxide Semiconductor) 디지털 신호로 복원할 수 있도록 하고자 하는데, 이를 위한 고속 인터페이스 회로는 첨부한 도면 도 5와 같은 구성을 가진다.
즉, 본 발명에 따른 고속 인터페이스 회로는 도 5에 도시한 바와 같이, 다수의 P 채널 MOSFET 및 N 채널 MOSFET를 모두 사용하는 듀얼 게이트 차동 입력단(51)을 구성하되, N 채널 MOSFET인 MN1~2와 P 채널 MOSFET인 MP3~4 및 MP6~7로 구성되는 N 채널 MOSFET 입력단을 갖는 폴디드 캐스코드 증폭단과, P 채널 MOSFET인 MP1~2와 N 채널 MOSFET인 MN3~4 및 MN6~7로 구성되는 P 채널 MOSFET 입력단을 갖는 폴디드 캐스코드 증폭단을 병렬 구조로 연결하여 듀얼 게이트 차동 입력단(51)을 구성하게 된다.
그리고, 듀얼 게이트 차동 입력단(51)을 구성하는 폴디드 캐스코드단의 다음 단에는 그 듀얼 게이트 차동 입력단에 의해 1차적으로 증폭된 차동 신호를 다시 증폭시킴과 동시에 슬루율을 증가시키기 위해 P 채널 MOSFET인 MP8~11과 N 채널 MOSFET인 MN8~11로 이루어진 정궤환 루프단(52)을 구성하게 된다.
또한, 정궤환 루프단(52)의 다음 단에는 그 정궤환 루프단(52)에 의해 2차적으로 증폭된 차동 신호를 단일 출력 신호로 변환하기 위해 P 채널 MOSFET인 MP12~13과 N 채널 MOSFET인 MN12~13으로 이루어진 전류미러 형태의 출력 버퍼단(53)을 구성하게 된다.
여기서, 듀얼 게이트 차동 입력단(51)은, 소정의 입력 전압 V(-), V(-)를 각각 입력받는 N채널 MOSFET로 형성된 차동 입력쌍 MN1 및 MN2에 P 채널 MOSFET인 MP3 및 MP4로 형성된 전류미러와 MP6 및 MP7로 형성된 전류미러를 각각 부하로서 연결하고, 그 차동 입력쌍 MN1 및 MN2의 소스 단자에 N 채널 MOSFET인 MN5를 캐스코드 형태로 연결함으로써 N 채널 MOSFET 입력단을 갖는 폴디드 캐스코드 증폭단을 구성하게 되며, 또한 소정의 입력 전압 V(-), V(-)를 각각 입력받는 P채널 MOSFET로 형성된 차동 입력쌍 MP1 및 MP2의 소스 단자에 P 채널 MOSFET인 MP5를 캐스코드 형태로 연결하고, 그 차동 입력쌍 MP1 및 MP2에 N 채널 MOSFET인 MN3 및 MN4로 형성된 전류미러와 MN6 및 MN7로 형성된 전류미러를 각각 부하로서 연결함으로써 P 채널 MOSFET 입력단을 갖는 폴디드 캐스코드 증폭단을 구성하게 된다.
이때, N 채널 MOSFET 입력단을 갖는 폴디드 캐스코드 증폭단을 구성하는 차동 입력쌍 MN1 및 MN2의 부하로서 연결된 P 채널 MOSFET인 MP3과 MP7의 드레인 단자는 P 채널 MOSFET 입력단을 갖는 폴디드 캐스코드 증폭단을 구성하는 차동 입력쌍 MP1 및 MP2의 부하로서 연결된 N 채널 MOSFET인 MN3과 MN7의 드레인 단자와 각각 연결된다.
이로써, 듀얼 게이트 차동 입력단(51)은 N 채널 MOSFET 입력단이 입력받을 수 있는 입력 전압의 범위와 P 채널 MOSFET 입력단이 받을 수 있는 입력 전압의 범위가 합해져서 공통 접지 전압부터 공급 전압에 이르는 공통모드 전압 범위를 가지 면서 고속 저전압 차동 신호를 입력받게 되며, 또한 듀얼 게이트 차동 입력단(51)은 폴디드 캐스코드 형태의 증폭단으로 구성되기 때문에 일련의 충전 기능을 수행하여 앞에서 입력받은 저전압 차동 신호를 1차적으로 증폭하게 된다.
그리고, 듀얼 게이트 차동 입력단(51)의 다음에 연결되는 정궤환 루프단(52)은, 일련의 바이어스 전압(vb1)이 인가되는 듀얼 게이트 형태의 P 채널 MOSFET인 MP8 및 MP9를 병렬 연결하고, P 채널 MOSFET인 MP8 및 MP9의 드레인 단자에 또 다른 바이어스 전압(vb2)이 인가되는 P 채널 MOSFET인 MP10 및 MP11을 각각 연결한 후, 그 P 채널 MOSFET인 MP10 및 MP11의 드레인 단자에 래치 구조를 갖는 N 채널 MOSFET인 MN8, MN9, MN10, MN11을 연결함으로써 정궤환 루프를 구성하게 되며, 이로써 듀얼 게이트 차동 입력단(51)에 의해 증폭된 차동 신호를 다시 증폭시킴과 동시에 슬루율을 증가시켜 주게 된다.
또한, 정궤환 루프단(52)의 다음에 연결되는 출력 버퍼 회로(53)는, P 채널 MOSFET인 MP12 및 MP13으로 전류미러를 형성한 후, 그 전류미러를 구성하는 MP12의 드레인 단자에 정궤환 루프를 구성하는 N 채널 MOSFET인 MN10과 전류미러 형태로 연결된 MN12의 드레인 단자를 연결하고, 이와 마찬가지로 전류미러를 구성하는 MP13의 드레인 단자에 정궤환 루프를 구성하는 N 채널 MOSFET인 MN11과 전류미러 형태로 연결된 MN13의 드레인 단자를 연결함으로써 전류미러 형태의 출력 버퍼단(53)을 구성하게 되며, 이로써 정궤환 루프단(52)에 의해 2차적으로 증폭된 차동 신호를 단일 출력 신호로 변환하여 출력하게 된다.
한편, 상술한 고속 인터페이스 회로는 클럭 신호에 동기되지 않는 비동기식 회로로써 클럭 및 데이터 신호의 전달 채널의 수신단에 공통으로 사용할 수 있으며, 이로써 각 채널의 길이 차이에 의해 각 복원 신호의 전달 지연 시간에 차이가 나더라도 타이밍 스큐(timing skew)를 최소화 할 수 있게 된다.
또한, 상술한 고속 인터페이스 회로는 대화면 평판 디스플레이 장치의 비디오 제어기와 타이밍 제어기 간의 수신단 인터페이스 회로나, 타이밍 제어기와 소스 구동 회로 간의 수신단 인터페이스 회로 등과 같이 고속 저전압 차동 신호의 인터페이스를 필요로 하는 부분에서 그 고속 저전압 차동 신호를 디지털 신호로 복원할 수 있게 된다.
나아가, 본 발명에 따른 실시예는 상술한 것으로 한정되지 않고, 본 발명과 관련하여 통상의 지식을 가진자에게 자명한 범위내에서 여러 가지의 대안, 수정 및 변경하여 실시할 수 있다.
이상과 같이, 본 발명은 P 채널 및 N 채널 MOSFET를 모두 사용하는 폴디드 캐스코드 형태의 듀얼 게이트 차동 입력단을 포함하는 고속 인터페이스 회로를 구현함으로써, 공통 접지 전압부터 공급 전압에 이르는 광역의 공통모드 입력 전압 범위를 갖는 고속 저전압 차동 신호를 효율적으로 CMOS(Complementary Metal Oxide Semiconductor) 디지털 신호로 복원할 수 있게 되며, 또한 공통모드 입력 임피던스 부정합에 의해 반사잡음이나 인접 신호간 누화잡음, 공통 접지에서 발생하는 귀환 신호 누화잡음, 공통 접지에 존재하는 임피던스 등에 의해 공통 접지 전압이 변하 게 되어 공통모드 전압이 규격을 벗어나게 되는 경우에도 이에 영향을 받지 않고 안정적으로 CMOS 디지털 신호로 복원할 수 있게 된다.
그리고, 본 발명은 고속 인터페이스 회로에 있어, 수신단 회로를 클럭 신호에 동기되지 않는 비동기식 회로로 구현하고, 송신단에서 수신단까지의 클럭 신호와 데이터 신호에 대하여 수신단 회로를 공통으로 적용하여 클럭과 데이터 신호가 동일한 수신단 회로에 의해 복원되도록 함으로써, 해당되는 클럭 및 데이터 신호의 전달 채널의 길이(신호 전달 경로의 길이) 차이로 인해 각 복원 신호의 전달 지연 시간이 다르더라도 타이밍 슬루율을 최소화할 수 있게 된다.
또한, 본 발명은 평판 디스플레이 장치의 타이밍 제어기와 소스 드라이버(데이터 드라이버) 사이에 폴디드 캐스코드 형태의 듀얼 게이트 차동 입력단을 포함하는 고속 인터페이스 회로를 구현함으로써, 타이밍 제어기에서 송신한 고속 저전압 차동 신호를 수신단인 소스 드라이버 측에서 정확하게 디지털 전압 신호로 복원할 수 있게 된다.

Claims (9)

  1. 다수의 P 채널 및 N 채널 MOSFET를 사용하는 폴디드 캐스코드 형태의 증폭단을 통해 고속 저전압의 차동 신호를 입력받아 1차 증폭해 주는 듀얼 게이트 차동 입력단과;
    다수의 P 채널 MOSFET와 래치 구조로 이루어진 다수의 N 채널 MOSFET로 정궤환 루프를 형성하여 상기 듀얼 게이트 차동 입력단에 의해 증폭된 차동 신호를 2차 증폭해 주는 정궤환 루프단과;
    P 채널 MOSFET로 전류미러를 형성하여 상기 정궤환 루프단에 의해 2차 증폭된 차동 신호를 단일 신호로 복원하여 출력해 주는 출력 버퍼단을 포함하는 것을 특징으로 하는 고속 인터페이스 회로.
  2. 제 1항에 있어서,
    상기 듀얼 게이트 차동 입력단은, 전류미러 형태의 P 채널 MOSFET로 부하를 형성하고 있는 N 채널 MOSFET로 이루어진 차동 입력쌍을 갖는 폴디드 캐스코드 증폭단과, 전류미러 형태의 N 채널 MOSFET로 부하를 형성하고 있는 P 채널 MOSFET로 이루어진 차동 입력쌍을 갖는 폴디드 캐스코드 증폭단을 병렬 구조로 연결하여 구성하는 것을 특징으로 하는 고속 인터페이스 회로.
  3. 제 2항에 있어서,
    상기 N 채널 MOSFET로 이루어진 차동 입력쌍을 갖는 폴디드 캐스코드 증폭단은, 소정의 입력 전압 V(-), V(-)를 각각 입력받는 N채널 MOSFET로 형성된 차동 입력쌍에 P 채널 MOSFET로 형성된 각각의 전류미러를 부하로서 연결하고, 상기 차동 입력쌍의 소스 단자에 N 채널 MOSFET를 캐스코드 형태로 연결하여 구성하는 것을 특징으로 하는 고속 인터페이스 회로.
  4. 제 2항에 있어서,
    상기 P 채널 MOSFET로 이루어진 차동 입력쌍을 갖는 폴디드 캐스코드 증폭단은, 소정의 입력 전압 V(-), V(-)를 각각 입력받는 P채널 MOSFET로 형성된 차동 입력쌍의 소스 단자에 P 채널 MOSFET를 캐스코드 형태로 연결하고, 상기 차동 입력쌍에 N 채널 MOSFET로 형성된 각각의 전류미러를 부하로서 연결하여 구성하는 것을 특징으로 하는 고속 인터페이스 회로.
  5. 제 2항에 있어서,
    상기 듀얼 게이트 차동 입력단은, N 채널 MOSFET 차동 입력쌍이 입력받을 수 있는 입력 전압의 범위와, P 채널 MOSFET 차동 입력쌍이 받을 수 있는 입력 전압의 범위가 합해져서 공통 접지 전압부터 공급 전압에 이르는 공통모드 전압 범위를 가지면서 고속 저전압 차동 신호를 입력받는 것을 특징으로 하는 고속 인터페이스 회로.
  6. 제 1항에 있어서,
    상기 정궤환 루프단은, 일련의 바이어스 전압이 인가되는 듀얼 게이트 형태의 P 채널 MOSFET를 병렬 연결하고, 상기 P 채널 MOSFET의 각 드레인 단자에 또 다른 바이어스 전압이 인가되는 P 채널 MOSFET를 각각 연결한 후, 그 P 채널 MOSFET의 각 드레인 단자에 래치 구조를 갖는 다수의 N 채널 MOSFET를 연결하여 구성하는 것을 특징으로 하는 고속 인터페이스 회로.
  7. 제 1항에 있어서,
    상기 출력 버퍼단은, P 채널 MOSFET로 전류미러를 형성한 후, 그 전류미러를 구성하는 각각의 P 채널 MOSFET의 드레인 단자에 N 채널 MOSFET의 드레인 단자를 각각 연결하되, 정궤환 루프단을 구성하는 N 채널 MOSFET에 대하여 전류미러 형태로 각각 연결되는 N 채널 MOSFET의 드레인 단자를 상기 각 P 채널 MOSFET의 드레인 단자에 연결하여 구성하는 것을 특징으로 하는 고속 인터페이스 회로.
  8. 제 1항에 있어서,
    상기 고속 인터페이스 회로는, 클럭 신호에 동기되지 않는 비동기식 회로로써 클럭 및 데이터 신호의 전달 채널의 수신단에 공통으로 사용되는 것을 특징으로 하는 고속 인터페이스 회로.
  9. 제 1항에 있어서,
    상기 고속 인터페이스 회로는, 고속 저전압 차동 신호의 인터페이스를 필요로 하는 평판 디스플레이 장치의 비디오 제어기와 타이밍 제어기 간의 수신단 인터페이스 회로나, 타이밍 제어기와 소스 구동 회로 간의 수신단 인터페이스 회로에 구성되어, 고속 저전압 차동 신호를 단일의 디지털 신호로 복원해 주는 것을 특징으로 하는 고속 인터페이스 회로.
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