KR100852888B1

KR100852888B1 - 인터페이스 수신단 회로

Info

Publication number: KR100852888B1
Application number: KR1020060128304A
Authority: KR
Inventors: 권오경; 정성익
Original assignee: 신코엠 주식회사
Priority date: 2006-12-15
Filing date: 2006-12-15
Publication date: 2008-08-19
Also published as: WO2008072820A1; KR20080055251A

Abstract

본 발명은 주파수 대역폭의 제한을 받지 않고 출력신호에서 발생할 수 있는 지터를 최소한으로 하며 차동입력신호의 공통모드의 전압 범위가 제한되지 않는 인터페이스 수신단 회로를 개시한다. 상기 인터페이스 수신단 회로는, 듀얼 게이트 입력단, 제1출력단 및 제2출력단을 구비한다. 상기 듀얼 게이트 입력단은 제1바이어스전압, 제3바이어스전압 및 차동입력신호에 응답하여 제1노드전압 및 제2노드전압을 생성한다. 상기 제1출력단은 제2바이어스전압에 응답하여 동작하며, 네가티브 피드백 안정기를 이용하여 상기 제1노드전압 및 상기 제2노드전압을 안정화시키며 제3노드전압 및 제4노드전압을 출력한다. 상기 제2출력단은 상기 제3노드전압 및 상기 제4노드전압을 이용하여 출력신호를 생성한다.

인터페이스, 수신단 회로

Description

인터페이스 수신단 회로{Interface Receive Circuit}

도 1은 종래의 인터페이스 수신단 회로의 일실시예이다.

도 2는 종래의 인터페이스 수신단 회로의 다른 일실시예이다.

도 3은 본 발명에 따른 인터페이스 수신단 회로의 일실시예이다.

도 4는 도 3에 도시된 인터페이스 수신단 회로에 구비된 네가티브 피드백 안정기의 구체적인 실시 예이다.

본 발명은 수신단 회로에 관한 것으로, 특히 LVDS(Low Voltage Differential Signaling), TMDS(Transition Minimized Differential Signaling), RSDS(Reduced Swing Differential Signaling), MDDI(Mobile Display Digital Interface) 등 전압 형태의 고속 차동입력신호를 수신하는 인터페이스 수신단 회로에 관한 것이다.

도 1은 종래의 인터페이스 수신단 회로의 일실시예이다.

도 1을 참조하면, 종래의 인터페이스 수신단 회로(100)는, 차동입력부(110) 및 출력버퍼부(120)를 구비한다.

차동입력부(110)는, 2개의 차동입력신호(In+, In-)에 응답하여 제1바이어스 전압(VA) 및 제2바이어스전압(VB)을 생성하며, 이를 위해 전류원(CS) 및 4개의 모스트랜지스터들(M1 ~ M4)을 구비한다. 여기서 차동입력신호(In+, In-)는 위상이 서로 반대되는 신호를 의미한다.

전류원(CS)은 일 단자에 연결된 전원전압(Vdd)으로부터 일정한 전류를 4개의 모스트랜지스터들(M1 ~ M4)에 공급한다. 제1모스트랜지스터(M1)는 일 단자가 전류원(CS)의 다른 일 단자에 연결되고 다른 일 단자가 A노드(Node)에 연결되며 게이트에 제1차동입력신호(In+)가 인가된다. 제2모스트랜지스터(M2)는 일 단자가 전류원(CS)의 다른 일 단자에 연결되고 다른 일 단자가 B노드에 연결되며 게이트에 제2차동입력신호(In-)가 인가된다. 제3모스트랜지스터(M3)는 일 단자 및 게이트 단자가 A노드에 연결되고 다른 일 단자는 접지전압(GND)에 연결된다. 제4모스트랜지스터(M4)는 일 단자 및 게이트 단자가 B노드에 연결되고 다른 일 단자는 접지전압(GND)에 연결된다. A노드의 전압은 제1바이어스전압(VA)이 되고 B노드의 전압은 제2바이어스전압(VB)이 된다.

출력버퍼부(120)는 제1바이어스전압(VA) 및 제2바이어스전압(VB)에 응답하여 출력전압(OUT)을 생성하며, 이를 위해 4개의 모스트랜지스터(M7 ~ M10)를 구비한다.

제7모스트랜지스터(M7)의 일 단자는 접지전압(GND)에 연결되고 다른 일 단자는 C노드에 연결되며 게이트에 제1바이어스전압(VA)이 인가된다. 제8모스트랜지스터(M8)의 일 단자는 접지전압(GND)에 연결되고 다른 일 단자는 출력노드(OUT)에 연결되며 게이트에 제2바이어스전압(VB)이 인가된다. 제9모스트랜지스터(M9)의 일 단 자는 전원전압(Vdd)에 연결되고 다른 일 단자 및 게이트 단자는 C노드에 연결된다. 제10모스트랜지스터(M10)의 일 단자는 전원전압(Vdd)에 연결되고 다른 일 단자는 출력노드(OUT)에 연결되며 게이트에 C노드가 연결된다.

이하에서는 도 1에 도시된 LVDS(Low Voltage Differential Signaling) 수신단 회로의 동작에 대해 설명한다.

제1모스트랜지스터(M1)와 제2모스트랜지스터(M2)의 게이트로 인가된 2개의 차동입력신호(In+, In-)는, 4개의 모스트랜지스터(M1 ~ M4)의 전기적 특성에 의하여 제1바이어스전압(VA) 및 제2바이어스전압(VB)을 결정한다. 예를 들면, 제1차동입력신호(In+)의 전압준위가 제2차동입력신호(In-)의 전압준위에 비해 상대적으로 높은 경우, 제1바이어스전압(VA)의 전압준위는 제2바이어스전압(VB)의 전압준위에 비해 상대적으로 낮아지게 될 것이다.

제1바이어스전압(VA)과 제7모스트랜지스터(M7) 및 제9모스트랜지스터(M9)의 전기적 특성에 의하여 C노드의 전압이 결정된다. C노드의 전압과 제2바이어스전압(VB) 그리고 제8모스트랜지스터(M8)와 제10모스트랜지스터(M10)의 전기적 특성에 의하여 출력전압(OUT)이 결정된다. 여기서 모스트랜지스터들의 전기적 특성이라 함은, 각각의 모스트랜지스터들의 게이트(Gate)의 길이(L)와 게이트의 폭(W)의 비(W/L)등과 같이 레이아웃에서 결정되는 물리적 특성을 포함한다.

제9모스트랜지스터(M9) 및 제10모스트랜지스터(M10)는 전류미러(Current Mirror)를 형성하게 되는데, 제10모스트랜지스터(M10)의 게이트에 인가되는 전압은 제1바이어스전압(VA)에 의하여 결정된다. 출력전압(OUT)은 제8모스트랜지스터(M8) 의 게이트에 인가되는 제2바이어스전압(VB)에 의하여 결정되므로, 차동입력신호(In+, In-)에 의하여 제1바이어스전압(VA) 및 제2바이어스전압(VB)이 결정되고, 제1바이어스전압(VA) 및 제2바이어스전압(VB)에 의하여 출력전압(OUT)이 결정된다.

도 1에 도시된 인터페이스 수신단 회로(100)의 경우, A노드와 B노드에서 존재하는 기생 커패시턴스 성분에 의해 차동입력신호(In+, In-)에 대한 수신단 회로의 응답특성, 예를 들면 주파수 대역폭이 제한되는 문제점이 있다.

도 2를 참조하면, 인터페이스 수신단 회로(200)는 도 1에 도시된 인터페이스 수신단 회로(100)에 내재된 상술한 문제점을 보완하기 위하여 정궤환 루프(Positive Feedback Loop)를 추가하였다. 정궤환 루프(점선의 내부)는 2개의 모스트랜지스터(M5, M6)를 구비한다.

제5모스트랜지스터(M5)는 일 단자가 A노드에 연결되고 다른 일 단자는 접지전압(GND)에 연결되며 게이트는 B노드에 연결된다. 제6모스트랜지스터(M6)는 일 단자가 B노드에 연결되고 다른 일 단자는 접지전압(GND)에 연결되며 게이트는 A노드가 연결된다.

2개의 모스트랜지스터(M5, M6)로 구현된 정궤환 루프에 의해, A노드 및 B노드의 전압준위를 빠른 시간 내에 안정화시킬 수 있다. 따라서 도 1에 도시된 수신단 회로가 가지고 있는 주파수 대역폭의 문제는 어느 정도 해결할 수 있다.

그러나 추가된 정궤환 루프로 인해 차동입력신호(In+, In-)의 진폭(Amplitude) 및 주파수(Frequency)에 따라 제1바이어스전압(VA)이 안정화되는 시 간 및 제2바이어스전압(VB)이 안정화되는 시간이 서로 동일하지 않게 될 수 있다. 이러한 안정화시간의 차이는 최종 출력신호(OUT)의 지터(Jitter) 성분으로 나타난다.

또한 도 1 및 도 2에 도시된 종래의 수신단 회로(100, 200)의 경우, 차동입력신호를 수신하는 모스트랜지스터들(M3, M4)이 P형 모스트랜지스터들로 구성되어 있기 때문에 차동입력신호의 공통모드(Common Mode) 전압 범위가 제한된다는 문제점이 있다.

본 발명이 이루고자 하는 기술적 과제는, 주파수 대역폭의 제한을 받지 않고 출력신호에서 발생할 수 있는 지터를 최소한으로 하며 차동입력신호의 공통모드의 전압 범위가 제한되지 않는 인터페이스 수신단 회로를 제공하는데 있다.

상기 기술적 과제를 이루기 위한 본 발명에 따른 인터페이스 수신단 회로는, 듀얼 게이트 입력단, 제1출력단 및 제2출력단을 구비한다.

상기 듀얼 게이트 입력단은 제1바이어스전압, 제3바이어스전압 및 차동입력신호에 응답하여 제1노드전압 및 제2노드전압을 생성한다. 상기 제1출력단은 제2바이어스전압에 응답하여 동작하며, 네가티브 피드백 안정기를 이용하여 상기 제1노드전압 및 상기 제2노드전압을 안정화시키며 제3노드전압 및 제4노드전압을 출력한다. 상기 제2출력단은 상기 제3노드전압 및 상기 제4노드전압을 이용하여 출력신호를 생성한다.

이하에서는 본 발명의 구체적인 실시 예를 도면을 참조하여 상세히 설명하도록 한다.

도 3을 참조하면, 인터페이스 수신단 회로(300)는, 바이어스회로(310), 듀얼 게이트 입력단(320), 제1출력단(330) 및 제2출력단(340)을 구비한다.

바이어스회로(310)는 3개의 모스트랜지스터(M1, M2, M3) 및 전류원(Ibias)을 구비한다.

제1모스트랜지스터(M1)는 일 단자가 전원전압(Vdd)에 연결되고 다른 일 단자 및 게이트가 상기 제1바이어스전압(Vb1)을 출력하는 노드에 공통으로 연결된다. 제2모스트랜지스터(M2)는 일 단자가 상기 제1바이어스전압(Vb1)을 출력하는 노드에 연결되고 다른 일 단자 및 게이트가 상기 제2바이어스전압(Vb2)을 출력하는 노드에 공통으로 연결된다. 전류원(Ibias)은 일 단자가 상기 제2바이어스전압(Vb2)을 출력하는 노드에 연결된다. 제3모스트랜지스터(M3)의 일 단자는 상기 전류원(Ibias)의 다른 일 단자 및 게이트에 연결되어 제3바이어스전압(Vb3)을 출력하고 다른 일 단자가 접지전압(GND)에 연결된다.

듀얼 게이트 입력단(320)은 제1바이어스전압(Vb1), 제2바이어스전압(Vb2) 및 차동입력신호(In+, In-)에 응답하여 제1노드전압(VA) 및 제2노드전압(VB)을 생성하는 12개의 모스트랜지스터들(M4 ~ M15)을 구비한다.

제4모스트랜지스터(M4)는 일 단자가 전원전압(Vdd)에 연결되고 게이트에 상기 제1바이어스전압(Vb1)이 인가된다. 제5모스트랜지스터(M5)는 일 단자가 접지전 압(GND)에 연결되고 게이트에 상기 제2바이어스전압(Vb2)이 인가된다. 제6모스트랜지스터(M6)는 일 단자가 상기 제2노드전압(VB)을 생성하는 제2노드(B)에 연결되고 다른 일 단자가 상기 제5모스트랜지스터의 다른 일 단자에 연결되며 게이트에 제2차동입력신호(In-)가 인가된다. 제7모스트랜지스터(M7)는, 일 단자가 상기 제4모스트랜지스터의 다른 일 단자에 연결되고 게이트에 상기 제2차동입력신호(In-)가 인가된다. 제8모스트랜지스터(M8)는, 일 단자가 상기 제4모스트랜지스터의 다른 일 단자에 연결되고 게이트에 제1차동입력신호(In+)가 인가된다. 제9모스트랜지스터(M9)는, 일 단자가 상기 제1노드전압(VA)을 생성하는 제1노드(A)에 연결되며 다른 일 단자가 상기 제5모스트랜지스터의 다른 일 단자에 연결되며 게이트에 상기 제1차동입력신호(In+)가 인가된다.

제10모스트랜지스터(M10)는 일 단자가 전원전압(Vdd)에 연결되고 다른 일 단자가 상기 제1노드(A)에 연결되며 게이트에 상기 제1바이어스 전압(Vb1)이 인가된다. 제11모스트랜지스터(M11)는 일 단자가 전원전압(Vdd)에 연결되고 다른 일 단자가 상기 제2노드(B)에 연결되며 게이트에 상기 제1바이어스전압(Vb1)이 인가된다. 제12모스트랜지스터(M12)는 일 단자가 상기 제1노드(A)에 연결되고 다른 일 단자가 접지전압(GND)에 연결된다. 제13모스트랜지스터(M13)는 일 단자가 게이트, 상기 제7모스트랜지스터(M7)의 다른 일 단자 및 상기 제12모스트랜지스터(M12)의 게이트에 공통으로 연결되고 다른 일 단자가 접지전압(GND)에 연결된다. 제14모스트랜지스터(M14)는 일 단자가 상기 제8모스트랜지스터(M8)의 다른 일 단자 및 게이트에 공통으로 연결되며 다른 일 단자가 접지전압(GND)에 연결된다. 제15모스트랜지스 터(M15)는 일 단자가 상기 제2마디(B)에 연결되고 다른 일 단자가 접지전압(GND)에 연결되며 게이트가 상기 제14모스트랜지스터(M14)의 게이트에 연결된다.

제1출력단(330)은 네가티브 피드백 안정기(AMP) 및 8개의 모스트랜지스터들(M16 ~ M23)을 구비하며, 상기 제2바이어스전압(Vb2)에 응답하여 동작하며, 네가티브 피드백 안정기(AMP)를 이용하여 상기 제1노드전압(VA) 및 상기 제2노드전압(VB)을 안정화시키며 제3노드전압(VP) 및 제4노드전압(VN)을 출력한다.

네가티브 피드백 안정기(AMP)는 상기 제1노드전압(VA) 및 상기 제2노드전압(VB)에 응답하여 제1피드백전압(VANF) 및 제2피드백전압(VBNF)을 생성한다.

제16모스트랜지스터(M16)는 일 단자가 전원전압(Vdd)에 연결되고 다른 일 단자가 상기 제2노드(B)에 연결되며 게이트에 상기 제1피드백전압(VANF)이 인가된다. 제17모스트랜지스터(M17)는 일 단자가 전원전압(Vdd)에 연결되고 다른 일 단자가 상기 제1노드(A)에 연결되며 게이트에 상기 제2피드백전압(VBNF)이 인가된다. 제18모스트랜지스터(M18)는 일 단자가 상기 제2노드(B)에 연결되고 다른 일 단자가 상기 제3노드전압(VP)을 생성하는 제3노드(P)에 연결되며 게이트에 상기 제2바이어스전압(Vb2)이 인가된다. 제19모스트랜지스터(M19)는 일 단자가 상기 제1노드(A)에 연결되고 다른 일 단자가 상기 제4노드전압(VN)을 생성하는 제4노드(N)에 연결되며 게이트에 상기 제2바이어스전압(Vb2)이 인가된다. 제20모스트랜지스터(M20)는 일 단자가 상기 제3노드(P)에 연결되고 다른 일 단자가 접지전압(GND)에 연결되며 게이트가 상기 제4노드(N)에 연결된다. 제22모스트랜지스터(M21)는 일 단자 및 게이트가 상기 제3노드(P)에 연결되며 다른 일 단자가 접지전압(GND)에 연결된다. 제21 모스트랜지스터(M22)는 일 단자가 상기 제4노드(N)에 연결되고 다른 일 단자가 접지전압(GND)에 연결되며 게이트가 상기 제3노드(P)에 연결된다. 제23모스트랜지스터(M23)는 일 단자 및 게이트가 상기 제4노드(N)에 연결되며 다른 일 단자가 접지전압(GND)에 연결된다.

제2출력단(340)은 상기 제3노드전압(VP) 및 상기 제4노드전압(VN)을 이용하여 출력신호(OUT)를 생성하는 4개의 모스트랜지스터들(M24 ~ M27)을 구비한다.

제24모스트랜지스터(M24)는 일 단자가 전원전압(Vdd)에 연결되고 다른 일 단자 및 게이트가 공통으로 연결된다. 제25모스트랜지스터(M25)는 일 단자가 전원전압(Vdd)에 연결되고 다른 일 단자가 출력신호(OUT)를 생성하는 출력단자에 연결되며 게이트가 상기 제24모스트랜지스터(M24)의 게이트에 연결된다. 제26모스트랜지스터(M26)는 일 단자가 상기 제24모스트랜지스터(M24)의 다른 일 단자에 연결되고 다른 일 단자가 접지전압(GND)에 연결되며 게이트에 상기 제3노드전압(VP)이 인가된다. 제27모스트랜지스터(M27)는 일 단자가 출력단자에 연결되고 다른 일 단자가 접지전압(GND)에 연결되며 게이트에 상기 제4노드전압(VN)이 인가된다.

이하에서는 도 3에 도시된 본 발명에 따른 인터페이스 수신단 회로의 동작에 대해서 설명한다.

듀얼 게이트 입력단(320)에서는 차동입력신호(In+, In-)에 응답하여 제1노드전압(VA) 및 제2노드전압(VB)을 생성하며, 공통모드(Common Mode) 입력전압의 범위를 최대한으로 하기 위하여 P형 모스트랜지스터들(M7, M8) 및 N형 모스트랜지스터들(M6, M9)을 모두 사용한다. 제1노드전압(VA) 및 제2노드전압(VB)의 전압준위는 차동입력신호(In+, In-)의 전압준위에 따라 주로 변하게 된다. 여기서 차동입력신호는 위상이 서로 다른 2개의 신호인데, 디지털 신호의 경우 하나의 차동입력신호(In+)가 논리하이 상태일 때, 나머지 하나의 차동입력신호(In-)는 논리로우 상태가 된다.

2개의 차동입력신호(In+, In-)의 논리상태가 하나의 논리상태로부터 다른 논리상태로 천이하는 동안, 제1노드전압(VA) 및 제2노드전압(VB)의 전압준위는 이에 대응하여 일정한 전압 값을 가지게 될 것이며 천이하는 논리상태가 반대가 되는 경우도 마찬가지로 제1노드전압(VA) 및 제2노드전압(VB)의 전압준위가 변하게 될 것이다. 그러나 2개의 차동입력신호(In+, In-) 각각은 논리상태가 서로 반대로 천이하는 동안을 제외한 나머지 시간 구간에서는 논리하이 또는 논리로우 상태를 유지하게 된다.

상술한 바와 같이 2개의 차동입력신호(In+, In-)의 논리상태가 하나의 논리상태로부터 다른 논리상태로 천이하여 제1노드전압(VA) 및 제2노드전압(VB)이 일정한 전압준위를 가지게 된다. 즉, 제1노드전압(VA)의 전압준위가 제2노드전압(VB)의 전압준위에 비해 상대적으로 높거나 상대적으로 낮게 된다. 이 후 2개의 차동입력신호(In+, In-)의 논리상태가 변하지 않고 있다가 다시 반대의 논리상태로 천이할 때, 제1노드전압(VA) 및 제2노드전압(VB)의 전압준위의 상대적 높낮이는 반대가 되어야 한다. 인터페이스 수신단 회로의 응답속도는 차동입력신호에 대하여 제1노드전압(VA) 및 제2노드전압(VB)이 얼마나 빠르게 변하는가 하는데 있게 된다.

본원발명의 핵심 아이디어의 하나는, 차동입력신호(In+, In-)의 논리상태가 하나의 논리상태로부터 다른 논리상태로 천이하여 제1노드전압(VA) 및 제2노드전압(VB)이 일정한 전압준위를 가지게 된 후 차동입력신호(In+, In-)가 반대의 논리상태로 천이하지 않는 동안, 제1노드전압(VA) 및 제2노드전압(VB)의 전압준위를 동일한 값으로 안정화시킨다는데 있다. 따라서 차동입력신호(In+, In-)가 반대의 논리상태로 천이할 때 제1노드전압(VA) 및 제2노드전압(VB)의 전압준위가 빠르게 응답할 수 있도록 한다. 본 발명에서는 상기의 기능을 네가티브 피드백 안정기(AMP)를 이용하여 구현한다.

예를 들어, 제1차동입력신호(In+)가 논리하이 상태 제2차동입력신호(In-)가 논리로우 상태로 천이한다고 가정하면, 제1노드전압(VA)의 전압준위는 제2노드전압(VB)의 전압준위에 비하여 낮아지게 된다. 제1노드전압(VA) 및 제2노드전압(VB)은 네가티브 피드백 안정기(AMP)에 각각 입력되는데, 제2노드전압(VB)이 제1노드전압(VA)에 비해 상대적으로 높은 전압준위를 가지게 되므로, 제16모스트랜지스터(M16) 및 제17모스트랜지스터(M17)의 게이트에 각각 인가되는 제1피드백전압(VANF)이 제2피드백전압(VBNF)에 비해 상대적으로 높은 전압준위를 가지게 된다. 제1피드백전압(VANF)이 제2피드백전압(VBNF)에 비하여 상대적으로 높은 전압준위를 가지므로, 제1노드의 전압준위(VA)는 이전에 비해 높아지게 되고 제2노드의 전압준위(VB)는 이전에 비해 낮아지게 된다.

이러한 네가티브 피드백이 계속이루어지면, 결국 제1노드의 전압준위(VA) 및 제2노드의 전압준위(VB)는, 차동입력신호(In+, In-)의 논리상태가 변하게 될 때에 가지게 되는 양쪽 극한의 중간정도의 전압준위를 가지게 될 것이다. 따라서 한 쪽 의 극한의 전압준위에서 다른 한 쪽의 극한의 전압준위로 변하는 것에 비해 그 중간의 전압준위로부터 한 쪽의 극한의 전압준위로 천이하는데 소요되는 시간이 적기 때문에, 본 발명에 따른 인터페이스 수신단 회로의 응답속도는 빠르게 된다.

이하 제1출력단(330)으로부터 출력되는 제3노드전압(VP) 및 제4노드전압(VN)을 이용하여 제2출력단(340)에서 최종 출력신호(OUT)를 생성하는 과정은 간단하므로 여기서 설명은 하지 않는다.

도 4를 참조하면, 5개의 모스트랜지스터들(M30 ~ M34)을 이용하여 도 3에 도시된 네가티브 피드백 안정기(AMP)를 구현할 수 있다.

제30모스트랜지스터(M30)는 일 단자가 상기 제1피드백전압(VANF)을 생성하는 제1피드백노드에 연결되고 게이트에 상기 제1노드전압(VA)이 인가된다. 제31모스트랜지스터(M31)는 일 단자가 상기 제2피드백전압(VBNF)을 생성하는 제2피드백노드에 연결되고 게이트에 상기 제2노드전압(VB)이 인가된다. 제32모스트랜지스터(M32)는 일 단자가 전원전압(Vdd)에 연결되고 다른 일 단자 및 게이트가 상기 제1피드백노드에 연결된다. 제33모스트랜지스터(M33)는 일 단자가 전원전압(Vdd)에 연결되고 다른 일 단자 및 게이트가 상기 제2피드백노드에 연결된다. 제34모스트랜지스터(M34)는 일 단자가 상기 제30모스트랜지스터(M30)의 다른 일 단자 및 상기 제31모스트랜지스터(M31)의 다른 일 단자에 공통으로 연결되고 다른 일 단자가 접지전압(GND)에 연결되며 게이트에 상기 제3바이어스전압(Vb3)이 인가된다.

도 3에 도시된 인터페이스 수신단 회로의 동작을 설명할 때 이미 언급한대로, 2개의 모스트랜지스터들(M30, M31)을 이용하여 제1노드전압(VA) 및 제2노드전압(VB)을 수신하고 이에 응답하여 제1피드백전압(VANF) 및 제2피드백전압(VBNF)을 생성한다. 제30모스트랜지스터(M30)의 게이트에 인가된 제1노드의 전압준위(VA)가 제31모스트랜지스터(M31)의 게이트에 인가된 제2노드의 전압준위(VB)에 비해 상대적으로 높을 경우(VA > VB), 제1피드백노드의 전압준위(VANF)는 제2피드백노드의 전압준위(VBNF)에 비해 상대적으로 낮아지게 된다(VANF < VBNF). 제16모스트랜지스터(M16)의 게이트에 인가되는 제1피드백노드의 전압준위(VANF)가 낮아지게 되므로 제2노드의 전압준위(VB)는 이전에 비해 높아지게 되고, 제17모스트랜지스터(M17)의 게이트에 인가되는 제2피드백노드의 전압준위(VBNF)가 높아지게 되므로 제1노드의 전압준위(VA)는 이전에 비해 낮아지게 된다.

이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

상술한 바와 같이, 본 발명에 따른 인터페이스 수신단 회로는, 차동입력신호에 응답하여 제1노드의 전압준위 및 제2노드의 전압준위가 빠르게 대응하여 변하기 때문에 주파수 대역폭의 제한을 받지 않고, 상기 두 노드가 빠른 시간 내에 안정화 되기 때문에 출력신호에서 발생할 수 있는 지터를 최소한으로 할 수 있으며, 차동입력신호를 P형 모스트랜지스터 및 N형 모스트랜지스터로 수신하여 동작시키기 때문에 차동입력신호의 공통모드의 전압 범위가 제한되지 않는 장점이 있다.

Claims

제1바이어스전압(Vb1), 제3바이어스전압(Vb3) 및 차동입력신호(In+, In-)에 응답하여 제1노드전압(VA) 및 제2노드전압(VB)을 생성하는 듀얼 게이트 입력단(320);

상기 제2바이어스전압(Vb2)에 응답하여 동작하며, 네가티브 피드백 안정기(AMP)를 이용하여 상기 제1노드전압(VA) 및 상기 제2노드전압(VB)을 안정화시키며 제3노드전압(VP) 및 제4노드전압(VN)을 출력하는 제1출력단(330); 및

상기 제3노드전압(VP) 및 상기 제4노드전압(VN)을 이용하여 출력신호(OUT)를 생성하는 제2출력단(340)을 구비하는 것을 특징으로 하는 인터페이스 수신단 회로.
제1항에 있어서, 상기 듀얼 게이트 입력단(320)은,

일 단자가 전원전압(Vdd)에 연결되고 게이트에 상기 제1바이어스전압(Vb1)이 인가되는 제4모스트랜지스터(M4);

일 단자가 접지전압(GND)에 연결되고 게이트에 상기 제3바이어스전압(Vb3)이 인가되는 제5모스트랜지스터(M5);

일 단자가 상기 제2노드전압(VB)을 생성하는 제2노드(B)에 연결되고 다른 일 단자가 상기 제5모스트랜지스터의 다른 일 단자에 연결되며 게이트에 제2차동입력신호(In-)가 인가되는 제6모스트랜지스터(M6);

일 단자가 상기 제4모스트랜지스터의 다른 일 단자에 연결되고 게이트에 상 기 제2차동입력신호(In-)가 인가되는 제7모스트랜지스터(M7);

일 단자가 상기 제4모스트랜지스터의 다른 일 단자에 연결되고 게이트에 제1차동입력신호(In+)가 인가되는 제8모스트랜지스터(M8);

일 단자가 상기 제1노드전압(VA)을 생성하는 제1노드(A)에 연결되며 다른 일 단자가 상기 제5모스트랜지스터의 다른 일 단자에 연결되며 게이트에 상기 제1차동입력신호(In+)가 인가되는 제9모스트랜지스터(M9);

일 단자가 전원전압(Vdd)에 연결되고 다른 일 단자가 상기 제1노드(A)에 연결되며 게이트에 상기 제1바이어스 전압(Vb1)이 인가되는 제10모스트랜지스터(M10);

일 단자가 전원전압(Vdd)에 연결되고 다른 일 단자가 상기 제2노드(B)에 연결되며 게이트에 상기 제1바이어스전압(Vb1)이 인가되는 제11모스트랜지스터(M11);

일 단자가 상기 제1노드(A)에 연결되고 다른 일 단자가 접지전압(GND)에 연결된 제12모스트랜지스터(M12);

일 단자가 게이트, 상기 제7모스트랜지스터(M7)의 다른 일 단자 및 상기 제12모스트랜지스터(M12)의 게이트에 공통으로 연결되고 다른 일 단자가 접지전압(GND)에 연결된 제13모스트랜지스터(M13);

일 단자가 상기 제8모스트랜지스터(M8)의 다른 일 단자 및 게이트에 공통으로 연결되며 다른 일 단자가 접지전압(GND)에 연결된 제14모스트랜지스터(M14); 및

일 단자가 상기 제2마디(B)에 연결되고 다른 일 단자가 접지전압(GND)에 연결되며 게이트가 상기 제14모스트랜지스터(M14)의 게이트에 연결된 제15모스트랜지 스터(M15)를 구비하는 것을 특징으로 하는 인터페이스 수신단 회로.
제1항에 있어서, 상기 네가티브 안정기(Amp)는,

상기 제1노드전압(VA) 및 상기 제2노드전압(VB)에 응답하여 제1피드백전압(VANF) 및 제2피드백전압(VBNF)을 생성하는 것을 특징으로 하는 인터페이스 수신단 회로.
제3항에 있어서, 네가티브 안정기(Amp)는,

일 단자가 상기 제1피드백전압(VANF)을 생성하는 제1피드백노드에 연결되고 게이트에 상기 제1노드전압(VA)이 인가된 제30모스트랜지스터(M30);

일 단자가 상기 제2피드백전압(VBNF)을 생성하는 제2피드백노드에 연결되고 게이트에 상기 제2노드전압(VB)이 인가된 제31모스트랜지스터(M31);

일 단자가 전원전압(Vdd)에 연결되고 다른 일 단자 및 게이트가 상기 제1피드백노드에 연결된 제32모스트랜지스터(M32);

일 단자가 전원전압(Vdd)에 연결되고 다른 일 단자 및 게이트가 상기 제2피드백노드에 연결된 제33모스트랜지스터(M33); 및

일 단자가 상기 제30모스트랜지스터(M30)의 다른 일 단자 및 상기 제31모스트랜지스터(M31)의 다른 일 단자에 공통으로 연결되고 다른 일 단자가 접지전압(GND)에 연결되며 게이트에 상기 제3바이어스전압(Vb3)이 인가된 제34모스트랜지스터(M34)를 구비하는 것을 특징으로 하는 인터페이스 수신단 회로.
제3항에 있어서, 상기 제1출력단(330)은,

일 단자가 전원전압(Vdd)에 연결되고 다른 일 단자가 상기 제2노드(B)에 연결되며 게이트에 상기 제1피드백전압(VANF)이 인가되는 제16모스트랜지스터(M16);

일 단자가 전원전압(Vdd)에 연결되고 다른 일 단자가 상기 제1노드(A)에 연결되며 게이트에 상기 제2피드백전압(VBNF)이 인가되는 제17모스트랜지스터(M17);

일 단자가 상기 제2노드(B)에 연결되고 다른 일 단자가 상기 제3노드전압(VP)을 생성하는 제3노드(P)에 연결되며 게이트에 상기 제2바이어스전압(Vb2)이 인가되는 제18모스트랜지스터(M18);

일 단자가 상기 제1노드(A)에 연결되고 다른 일 단자가 상기 제4노드전압(VN)을 생성하는 제4노드(N)에 연결되며 게이트에 상기 제2바이어스전압(Vb2)이 인가되는 제19모스트랜지스터(M19);

일 단자가 상기 제3노드(P)에 연결되고 다른 일 단자가 접지전압(GND)에 연결되며 게이트가 상기 제4노드(N)에 연결된 제20모스트랜지스터(M20);

일 단자 및 게이트가 상기 제3노드(P)에 연결되며 다른 일 단자가 접지전압(GND)에 연결된 제22모스트랜지스터(M21);

일 단자가 상기 제4노드(N)에 연결되고 다른 일 단자가 접지전압(GND)에 연결되며 게이트가 상기 제3노드(P)에 연결된 제21모스트랜지스터(M22); 및

일 단자 및 게이트가 상기 제4노드(N)에 연결되며 다른 일 단자가 접지전압(GND)에 연결된 제23모스트랜지스터(M23)를 구비하는 것을 특징으로 하는 인터페 이스 수신단 회로.
제1항에 있어서, 상기 제2출력단(340)은,

일 단자가 전원전압(Vdd)에 연결되고 다른 일 단자 및 게이트가 공통으로 연결된 제24모스트랜지스터(M24);

일 단자가 전원전압(Vdd)에 연결되고 다른 일 단자가 출력신호(OUT)를 생성하는 출력단자에 연결되며 게이트가 상기 제24모스트랜지스터(M24)의 게이트에 연결된 제25모스트랜지스터(M25);

일 단자가 상기 제24모스트랜지스터(M24)의 다른 일 단자에 연결되고 다른 일 단자가 접지전압(GND)에 연결되며 게이트에 상기 제3노드전압(VP)이 인가되는 제26모스트랜지스터(M26); 및

일 단자가 출력단자에 연결되고 다른 일 단자가 접지전압(GND)에 연결되며 게이트에 상기 제4노드전압(VN)이 인가되는 제27모스트랜지스터(M27)를 구비하는 것을 특징으로 하는 인터페이스 수신단 회로.
제1항에 있어서,

일 단자가 전원전압(Vdd)에 연결되고 다른 일 단자 및 게이트가 상기 제1바이어스전압(Vb1)을 출력하는 노드에 공통으로 연결된 제1모스트랜지스터(M1);

일 단자가 상기 제1바이어스전압(Vb1)을 출력하는 노드에 연결되고 다른 일 단자 및 게이트가 상기 제2바이어스전압(Vb2)을 출력하는 노드에 공통으로 연결된 제2모스트랜지스터(M2);

일 단자가 상기 제2바이어스전압(Vb2)을 출력하는 노드에 연결된 전류원(Ibias); 및

일 단자가 상기 전류원(Ibias)의 다른 일 단자 및 게이트에 연결되어 상기 제3바이어스전압(Vb3)을 출력하고 다른 일 단자가 접지전압(GND)에 연결된 제3모스트랜지스터(M3)를 구비하는 바이어스회로(310)를 더 구비하는 것을 특징으로 하는 인터페이스 수신단 회로.
제1항에 있어서,

상기 차동입력신호(In+, In-)는 2개의 신호의 위상이 서로 반대되는 것을 특징으로 하는 인터페이스 수신단 회로.
제2항에 있어서,

상기 제1차동입력신호(In+)에 응답하여 동작하는 제8모스트랜지스터(M8) 및 상기 제2차동입력신호(In-)에 응답하여 동작하는 제7모스트랜지스터(M7)는 P형 모스트랜지스터이며,

상기 제1차동입력신호(In+)에 응답하여 동작하는 제9모스트랜지스터(M9) 및 상기 제2차동입력신호(In-)에 응답하여 동작하는 제6모스트랜지스터(M6)는 N형 모스트랜지스터인 것을 특징으로 하는 인터페이스 수신단 회로.