KR20060027058A - 내부전압 발생회로 - Google Patents

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Abstract

본 발명은 액티브 신호에 응답하되, 내부전압을 소정의 기준전압과 비교하여 제 1 인에이블 신호를 출력하는 비교부와; 상기 제 1 인에이블 신호에 응답하여 내부전압을 전원전압 레벨로 풀-업구동하는 제 1 내부전압 구동부와; 센스앰프에 의한 비트라인 센싱동작 모드 진입 후, 제 1 시간 동안 인에이블되는 제 2 인에이블 신호에 응답하여 상기 내부전압을 전원전압 레벨로 풀-업 구동하는 제 2 내부전압 구동부와; 센스앰프에 의한 비트라인 센싱동작 모드 진입 후, 제 2 시간 동안 인에이블되는 제 3 인에이블 신호에 응답하여 상기 내부전압을 전원전압 레벨로 풀-업 구동하는 제 3 내부전압 구동부를 포함하여 구성되는 내부전압 발생회로에 관한 것이다.
내부전압 발생회로

Description

내부전압 발생회로{Internal Voltage Generating Circuit}
도 1은 종래 비트라인 센스앰프 전원 공급회로 구성을 도시한 것이다.
도 2는 종래 내부전압 발생부의 구성을 도시한 것이다.
도 3은 비트라인 센스앰프로의 전원 공급 인에이블링 회로의 구성을 도시한 것이다.
도 4는 비트라인 센스 앰프의 구성을 도시한 것이다.
도 5는 본 발명에 의한 일 실시예에 따른 내부전압 발생회로의 구성을 도시한 것이다.
도 6은 본 발명에 의한 일 실시예에 따른 내부전압 발생회로의 제 2 인에이블 신호 발생부의 구성을 도시한 것이다.
도 7은 본 발명에 의한 일 실시예에 따른 내부전압 발생회로의 제 3 인에이블 신호 발생부의 구성을 도시한 것이다.
도 8은 종래 내부전압 발생회로에 의한 내부전압(Vcore)의 동작 파형을 도시한 것이다.
도 9는 본 발명에 의한 일실시예에 따른 내부전압 발생회로에 의한 내부전압(Vcore)의 동작 파형을 도시한 것이다.
<도면의 주요부분에 대한 부호의 설명>
110 : 내부전압 발생부
111 : 비교부 112 : 비교부 인에이블부
120 : 비트라인 센스앰프
211 : 비교부 212 : 비교부 인에이블부
213 : 제 2 인에이블 신호 발생부
214 : 제 3 인에이블 신호 발생부
215 : 제 1 인버터 체인 216 : 지연부
217 : 제 2 인버터 체인
본 발명은 내부전압 발생회로에 관한 것으로, 더욱 구체적으로는 반도체 장치의 내부전압, 특히 비트라인 센스앰프의 동작 전원으로 사용되는 내부전압을 안정적으로 공급하는 내부전압 발생회로에 관한 것이다.
반도체 장치, 특히 DRAM에 있어서 비트라인 센스앰프 등의 동작 전원으로 사용되는 내부전압(Vcore)을 생성하여 사용하는 경우, 상기 내부전압은 비트라인의 충전 등으로 인해 내부 전류가 과다하게 소모되어 그 전압레벨이 불안정하게 된다. 이러한 문제점을 보완하기 위하여 내부전압을 생성함에 있어서, 외부전압(Vdd)으로 내부전압(Vcore)를 구동하여 내부전압의 구동력을 보완하게 되는데 이를 내부전압 오버드라이빙(overdriving)이라고 한다.
도 1은 이러한 오버드라이빙 기능을 구비한 종래의 비트라인 센스앰프 전원 공급회로의 구성을 도시한 것이다. 도시된 바와 같이, 반도체 장치가 액티브 모드임을 나타내는 액티브 신호(act_en)와 센스앰프가 비트라인 센싱을 시작하도록 하는 비트라인 센싱시작신호(sest30) 및 후술하는 비교부에서 내부전압과 비교하기 위한 기준전압(Vrc)이 내부전압 발생부(110)에 인가된다. 그러면, 내부전압 발생부(110)는 내부전압(Vcore)을 발생시켜 도 3의 비트라인 센스앰프로의 전원 공급 인에이블링 회로에 공급한다. 도 3의 전원공급 인에이블링 회로에서는, 각각 PMOS(P21)와 NMOS(N21)가 게이트로 소정의 인에이블 신호(RTOE)와 인에이블 신호(SBE)를 인가받아 인에이블되면서 상기 내부전압(Vcore)과 접지전압(Vss)을 비트라인 센스앰프에 공급한다. 이어서, 도 4의 비트라인 센스앰프(120)는 상기 내부전압(Vcore)를 소스 전원으로 인가받아 비트라인 센싱동작을 수행한다.
이하에서는, 도 2를 참조하여 종래 내부전압 발생부의 구성 및 동작을 자세히 설명한다.
도시된 바와 같이, 종래 내부전압 발생부(110)는 액티브 신호(act_en)에 응답하되, 내부전압(Vcore)을 소정의 기준전압(Vrc)과 비교하여 인에이블 신호(comp_en)를 출력하는 비교부(111)와; 상기 인에이블 신호(comp_en)에 응답하 여 내부전압(Vcore)을 전원전압(Vdd) 레벨로 풀-업구동하는 PMOS(P15)와; 센스앰프(120)에 의한 비트라인 센싱동작 모드 진입 후, 소정 시간 동안 인에이블되는 인에이블 신호(sense_en)에 응답하여 상기 내부전압(Vcore)을 전원전압(Vdd) 레벨로 풀-업 구동하는 PMOS(P16)를 포함한다. 그리고, 종래 내부전압 발생부(110)는 액티브 신호(act_en)를 입력받아 상기 비교부(111)를 인에이블시키는 비교부 인에이블 신호를 생성하는 비교부 인에이블부(112)를 더 포함한다.
이와 같이, 구성된 종래 내부전압 발생부의 동작을 구체적으로 설명한다.
먼저, 반도체 장치가 액티브 모드에 들어가게 되면 액티브 신호(act_en)는 인에이블 상태인 하이레벨로 비교부 인에이블부(112)의 노드(A1)에 인가된다. 그리고, 액티브 신호(act_en)는 인버터(INV11)에 의해 반전되어 로우레벨로 PMOS(P17)의 게이트에 인가되어 PMOS(P17)을 턴-온시킨다. 이에 따라, 노드(B1)는 하이레벨로 풀-업 구동되며, 이러한 하이레벨의 신호를 게이트로 인가받는 NMOS(N18)는 턴-온되어 비교부(111)를 동작 상태로 인에이블 시킨다.
이어서, 비교부(111)는 내부전압(Vcore)과 기준전압(Vrc)을 비교하여 그 결과에 따라 PMOS(P15)의 구동여부를 결정하여 내부전압(Vcore)의 전압레벨을 일정 범위로 유지하는 동작을 수행한다. 즉, 만약 내부전압(Vcore)이 기준전압(Vrc)보다 더 낮으면, 상대적으로 하이레벨인 기준전압(Vrc)을 게이트로 인가받는 NMOS(N13)가 턴-온되어 노드(C1)를 하이레벨로 풀-업구동하고, NMOS(N11)는 이러한 하이레벨의 신호를 게이트로 인가받아 함께 턴-온된다. 이에 따라, 노드(D1)는 접지 레벨로 풀-다운 구동되고, 이러한 로우레벨의 신호를 게이트로 인가받는 PMOS(P15)는 턴- 온되어 내부전압(Vcore)을 전원전압(Vdd)레벨로 풀-업 구동한다. 결국, 이와 같이 풀-업 구동된 내부전압(Vcore)은 증가하게 된다.
반면, 만약 내부전압(Vcore)이 기준전압(Vrc)보다 더 높으면, 상대적으로 하이레벨인 내부전압(Vcore)을 게이트로 인가받는 NMOS(N14)는 턴-온되어 노드(E1)를 하이레벨로 풀-업구동하고, NMOS(N12)는 이러한 하이레벨의 신호를 게이트로 인가받아 함께 턴-온된다. 이에 따라, 노드(F1)는 접지 레벨로 풀-다운 구동되고, 이러한 로우레벨의 신호를 게이트로 인가받는 PMOS(P12)는 턴-온되어 노드(D1)를 하이레벨로 풀-업 구동한다. 결국, PMOS(P15)는 이러한 하이레벨 신호를 게이트로 인가받아 턴-오프됨으로써, 내부전압(Vcore)은 감소하게 된다.
이와 같이, 상기와 같은 동작에 의하여 비교부(111)는 내부전압(Vcore)을 일정 범위로 유지시키는 역할을 한다.
한편, 반도체 장치가 액티브 모드인 상태에서 비트라인 센스앰프(120)가 센싱 동작을 시작하게 되면 내부전류의 소모가 많이 증가하게 된다. 이에, 종래 내부전압 발생부(110)는 내부전압(Vcore)의 구동능력을 보완하기 위하여 구동부인 PMOS(P16)를 설치하고 있다. PMOS(P16)는 인에이블 신호(sense_en)에 의하여 턴-온되어 내부전압(Vcore)을 전원전압(Vdd) 레벨로 구동한다. 여기서, 인에이블 신호(sense_en)는 비트라인 센스앰프(120)가 센싱 동작을 시작하게 되면 하이레벨에서 로우레벨로 천이되는 신호이다. 결국, 반도체 장치가 액티브 모드인 상태에서 비트라인 센스앰프(120)가 센싱 동작을 시작하게 되면, PMOS(P16)가 턴-온되어 내부전압(Vcore)의 구동능력을 증가시켜 내부전류 소모를 감당할 수 있도록 한다.
그런데, 상기와 같은 종래의 내부전압 발생부는 이와 같은 구성에도 불구하고, 비트라인 센싱 동작 중 급변하는 전류 소모량을 감당하지 못하여 내부전압(Vcore)이 불안정하게 되는 문제점이 있었다. 즉, 비트라인 센싱 동작을 시작하게 되면 전류가 일정량으로 소모되는 것이 아니라 어느 시점에서는 전류가 과다하게 소모되는 구간이 존재한다. 이에 따라, 상기와 같이 구동부인 PMOS(P16)를 통해 Vdd의 전압을 내부전압으로 오버드라이빙한다 하더라도 상기와 같이 전류가 과다소모되는 구간에서는 이에 적절히 대처하지 못하여 내부전압의 레벨이 불안정하게 요동치게 되는 문제점이 있었다. 그리고, 내부전압이 불안정하게 됨에 따라 디램 동작에서 tRCD(RAS to CAS Delay) 값에 변화가 생겨 반도체 동작 성능에 나쁜 영향을 미치게 되었다. 도 8은 종래 내부전압 발생회로에 의한 내부전압(Vcore)의 동작 파형을 도시한 것으로서, 비트라인 센싱 동작 중 일정 기간 동안의 전류 소모량의 과다한 증가로 인해 내부전압(Vcore)이 불안정하게 요동치는 것을 나타낸다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 장치의 내부전압, 특히 비트라인 센스앰프의 동작 전원으로 사용되는 내부전압을 비트라인 센스앰프에 공급하여 비트라인을 충전함에 있어, 상기 내부전압이 과다하게 소모되는 구간이 발생함으로 인해 상기 내부전압 레벨이 불안정하게 흔들리는 현상을 방지하고 안정적인 내부전압을 효율적으로 공급할 수 있도록 하는 내부전압 발생회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 액티브 신호에 응답하되, 내부전압을 소정의 기준전압과 비교하여 제 1 인에이블 신호를 출력하는 비교부와; 상기 제 1 인에이블 신호에 응답하여 내부전압을 전원전압 레벨로 풀-업구동하는 제 1 내부전압 구동부와; 센스앰프에 의한 비트라인 센싱동작 모드 진입 후, 제 1 시간 동안 인에이블되는 제 2 인에이블 신호에 응답하여 상기 내부전압을 전원전압 레벨로 풀-업 구동하는 제 2 내부전압 구동부와; 센스앰프에 의한 비트라인 센싱동작 모드 진입 후, 제 2 시간 동안 인에이블되는 제 3 인에이블 신호에 응답하여 상기 내부전압을 전원전압 레벨로 풀-업 구동하는 제 3 내부전압 구동부를 포함하여 구성되는 내부전압 발생회로를 제공한다.
본 발명에서, 상기 비교부는 전원전압 인가단과 제 1 노드 사이에 접속된 제 1 풀-업 소자와; 상기 전원전압 인가단과 제 2 노드 사이에 접속된 제 2 풀-업 소자와;상기 제 1 노드와 접지단 간에 접속되며 게이트로 상기 기준전압에 의한 구동전압을 인가받는 제 1 풀-다운 소자와; 상기 제 2 노드와 접지단 간에 접속되며 게이트로 상기 내부전압에 의한 구동전압을 인가받는 제 2 풀-다운 소자를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 액티브 신호를 입력받아 상기 비교부를 인에이블시키는 비교부 인에이블 신호를 생성하는 비교부 인에이블부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 비교부 인에이블부는 상기 액티브 신호가 인에이블될 때 상기 비교부 인에이블 신호를 출력하는 풀-업소자와, 상기 액티브 신호가 디스에이블될 때 상기 비교부를 디스에이블시키는 디스에이블 신호를 출력하는 풀-다운 소자를 포함하는 것이 바람직하다.
본 발명에서, 비트라인 센싱 시작신호에 응답하여 상기 제 2 인에이블 신호를 출력하는 제 2 인에이블 신호 발생부와; 상기 비트라인 센싱 시작신호에 응답하여 상기 제 3 인에이블 신호를 출력하는 제 3 인에이블 신호 발생부를 더 포함하되,
상기 제 2 인에이블 신호 발생부는 상기 비트라인 센싱 시작신호를 인가받는 복수 개의 인버터를 포함하는 제 1 인버터체인과, 상기 제 1 인버터체인으로부터의 신호와 상기 비트라인 센싱 시작신호를 논리연산하여 출력하는 제 1 논리부를 포함하여 구성되고; 상기 제 3 인에이블 신호 발생부는 상기 비트라인 센싱 시작신호를 일정시간 지연시키는 지연부와, 상기 지연부로부터의 신호를 인가받는 복수 개의 인버터를 포함하는 제 2 인버터체인과, 상기 제 2 인버터체인으로부터의 신호와 상기 지연부로부터의 신호를 논리연산하여 출력하는 제 2 논리부를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 제 1 인버터 체인과 제 2 인버터 체인에 포함된 복수개의 인버터는 홀수개인 것이 바람직하다.
본 발명에서, 상기 제 1 인버터 체인에 의한 지연시간은 상기 제 2 인버터 체인에 의한 지연시간보다 더 큰 것이 바람직하다.
본 발명에서, 상기 제 1 논리부 및 제 2 논리부는 부정논리곱 연산을 수행하는 NAND 게이트 소자인 것이 바람직하다.
본 발명에서, 상기 제 2 인에이블 신호가 인에이블되는 상기 제 1 시간은 상기 제 3 인에이블 신호가 인에이블되는 상기 제 2 시간을 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 시간은 상기 센스앰프의 비트라인 센싱 동작 시작 시점부터 종료 시점까지의 기간이고, 상기 제 2 시간은 상기 센싱동작 중 내부전류의 소모량이 커서 소정 기준치를 초과하게 되는 구간으로 설정되는 것이 바람직하다.
본 발명에서, 상기 제 3 내부전압 구동부의 구동용량은 상기 제 2 내부전압 구동부보다 큰 것이 바람직하다.
본 발명에서, 상기 내부전압은 비트라인 센스앰프의 동작 구동전압으로 사용되는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 5는 본 발명에 의한 일 실시예에 따른 내부전압 발생회로의 구성을 도시한 것으로서, 이를 참조하여 본 발명을 설명하면 다음과 같다.
도시된 바와 같이, 본 발명에 따른 내부전압 발생회로는 액티브 신호(act_en)에 응답하되, 내부전압(Vcore)을 소정의 기준전압(Vrc)과 비교하여 제 1 인에이블 신호(en_1)를 출력하는 비교부(211)와; 상기 제 1 인에이블 신호(en_1)에 응답하여 내부전압(Vcore)을 전원전압(Vdd) 레벨로 풀-업구동하는 구동부인 PMOS(P55)와; 센스앰프에 의한 비트라인 센싱동작 모드 진입 후, 제 1 시간 동안 인에이블되는 제 2 인에이블 신호(en_2)에 응답하여 상기 내부전압(Vcore)을 전원전압(Vdd) 레벨로 풀-업 구동하는 구동부인 PMOS(P56)와; 센스앰프에 의한 비트라인 센싱동작 모드 진입 후, 제 2 시간 동안 인에이블되는 제 3 인에이블 신호(en_3)에 응답하여 상기 내부전압(Vcore)을 전원전압(Vdd) 레벨로 풀-업 구동하는 구동부인 PMOS(P57)를 포함하여 구성된다.
상기에서, 비교부(211)는 전원전압 인가단(Vdd)과 제 1 노드(D2) 사이에 접속된 풀-업 소자인 PMOS(P52)와; 상기 전원전압 인가단(Vdd)과 제 2 노드(F2) 사이에 접속된 풀-업 소자인 PMOS(P53)와; 상기 제 1 노드(D2)와 접지단(Vss) 간에 접속되며 게이트로 상기 기준전압(Vrc)에 의한 구동전압을 인가받는 풀-다운 소자인 NMOS(N51)와; 제 2 노드(F2)와 접지단(Vss) 간에 접속되며 게이트로 상기 내부전압(Vcore)에 의한 구동전압을 인가받는 풀-다운 소자인 NMOS(N52)를 포함하여 구성된다.
상기 내부전압 발생회로는 액티브 신호(act_en)를 입력받아 비교부(211)를 인에이블시키는 비교부 인에이블 신호(en_4)를 생성하는 비교부 인에이블부(212)를 더 포함하며, 상기 비교부 인에이블부(212)는 액티브 신호(act_en)가 인에이블될 때 비교부 인에이블 신호(en_4)를 출력하는 풀-업소자인 PMOS(P58)와, 액티브 신호(act_en)가 디스에이블될 때 비교부(211)를 디스에이블시키는 디스에이블 신호를 출력하는 풀-다운 소자인 NMOS(N55)를 포함한다.
내부전압 발생회로는 비트라인 센싱 시작신호(sest30)에 응답하여 제 2 인에이블 신호(en_2)를 출력하는 제 2 인에이블 신호 발생부(213)와; 비트라인 센싱 시작신호(sest30)에 응답하여 제 3 인에이블 신호(en_3)를 출력하는 제 3 인에이블 신호 발생부(214)를 더 포함한다.
그리고, 도 6 및 도 7에 도시된 바와 같이, 제 2 인에이블 신호 발생부(213)는 비트라인 센싱 시작신호(sest30)를 인가받는 복수 개의 인버터(INV61, INV62, INV63, INV64, INV65, INV66, INV67)를 포함하는 제 1 인버터체인(215)과, 제 1 인버터체인(215)으로부터의 신호와 비트라인 센싱 시작신호(sest30)를 부정논리곱연산하여 출력하는 낸드게이트(ND51)를 포함하여 구성되고; 제 3 인에이블 신호 발생부(214)는 비트라인 센싱 시작신호(sest30)를 일정시간 지연시키는 지연부(216)와, 상기 지연부(216)로부터의 신호를 인가받는 복수 개의 인버터(INV73, INV74, INV75)를 포함하는 제 2 인버터체인(217)과, 제 2 인버터체인(217)으로부터의 신호와 상기 지연부(216)로부터의 신호를 부정논리곱 연산하여 출력하는 낸드게이트(ND61)를 포함하여 구성된다.
상기에서, 제 1 인버터 체인(215)에 의한 지연시간은 상기 제 2 인버터 체인(217)에 의한 지연시간보다 더 큰 것을 특징으로 하며; 상기 제 2 인에이블 신호(en_2)가 인에이블되는 상기 제 1 시간은 상기 제 3 인에이블 신호(en_3)가 인에 이블되는 상기 제 2 시간을 포함한다. 그리고, 상기 제 1 시간은 상기 센스앰프의 비트라인 센싱 동작 시작 시점부터 종료 시점까지의 기간이고, 상기 제 2 시간은 상기 센싱동작 중 내부전류의 소모량이 커서 소정 기준치를 초과하게 되는 구간으로 설정된다.
상기에서, PMOS(P57)의 구동용량은 PMOS(P56)보다 큰 것을 특징으로 한다.
이와 같이 구성된 본 실시예의 동작을 구체적으로 설명하면 다음과 같다.
먼저, 반도체 장치가 액티브 모드에 들어가게 되면 액티브 신호(act_en)는 인에이블 상태인 하이레벨로 비교부 인에이블부(212)의 노드(A2)에 인가된다. 그리고, 액티브 신호(act_en)는 인버터(INV51)에 의해 반전되어 로우레벨로 PMOS(P58)의 게이트에 인가되어 PMOS(P58)를 턴-온시킨다. 이에 따라, 노드(B2)는 하이레벨로 풀-업 구동되며, 이러한 하이레벨의 신호(en_4)를 게이트로 인가받는 NMOS(N58)는 턴-온되어 비교부(211)를 동작 상태로 인에이블시킨다.
이어서, 비교부(211)는 내부전압(Vcore)과 기준전압(Vrc)을 비교하여 그 결과에 따라 PMOS(P55)의 구동여부를 결정하여 내부전압(Vcore)의 전압레벨을 일정 범위로 유지시키는 동작을 수행한다. 즉, 만약 내부전압(Vcore)이 기준전압(Vrc)보다 더 낮으면, 상대적으로 하이레벨인 기준전압(Vrc)을 게이트로 인가받는 NMOS(N53)는 턴-온되어 노드(C2)를 하이레벨로 풀-업구동하고, NMOS(N51)는 이러한 하이레벨의 신호를 게이트로 인가받아 함께 턴-온된다. 이에 따라, 노드(D2)는 접지 레벨로 풀-다운 구동되고, 이러한 로우레벨의 신호를 게이트로 인가받는 PMOS(P55)는 턴-온되어 내부전압(Vcore)을 전원전압(Vdd)레벨로 풀-업 구동한다. 결국, 이와 같이 풀-업 구동된 내부전압(Vcore)은 증가하게 된다.
반면, 만약 내부전압(Vcore)이 기준전압(Vrc)보다 더 높으면, 상대적으로 하이레벨인 내부전압(Vcore)을 게이트로 인가받는 NMOS(N54)는 턴-온되어 노드(E2)를 하이레벨로 풀-업구동하고, NMOS(N52)는 이러한 하이레벨의 신호를 게이트로 인가받아 함께 턴-온된다. 이에 따라, 노드(F2)는 접지 레벨로 풀-다운 구동되고, 이러한 로우레벨의 신호를 게이트로 인가받는 PMOS(P52)는 턴-온되어 노드(D2)를 하이레벨로 풀-업 구동한다. 결국, PMOS(P55)는 이러한 하이레벨 신호를 게이트로 인가받아 턴-오프됨으로써, 내부전압(Vcore)은 감소하게 된다.
이와 같이, 액티브 모드에서 본 실시예의 내부전압 발생회로는 상기와 같은 동작에 의하여 내부전압(Vcore)을 일정 범위로 유지시키는 동작을 수행한다.
한편, 반도체 장치가 액티브 모드인 상태에서 비트라인 센스앰프가 센싱 동작을 시작하게 되면 내부전류의 소모량이 많이 증가하게 된다. 이에, 본 실시예에 의한 내부전압 발생회로는 내부전압(Vcore)의 구동능력을 보완하기 위하여 구동부인 PMOS(P56) 및 PMOS(57)를 설치하고 있다.
그 구체적인 동작은 다음과 같다. 우선, 비트라인 센스앰프가 센싱 동작을 시작하기 이전의 상태에서는, 제 2 인에이블 신호발생부(213)와 제 3 인에이블 신호 발생부(214)에 입력되는 비트라인 센싱 시작신호(sest30)는 로우레벨의 상태에 있다. 따라서, 도 6의 제 2 인에이블 신호 발생부(213)의 낸드게이트(ND51)는 하이레벨의 신호를 출력하므로 PMOS(P56)의 게이트로는 하이레벨의 신호가 출력되어 PMOS(P56)는 턴-오프 상태에 있다. 마찬가지로, 도 7의 제 3 인에이블 신호 발생부(214)의 낸드게이트(ND61)도 하이레벨의 신호를 출력하므로 PMOS(P57)의 게이트로는 하이레벨의 신호가 출력되어 PMOS(P57)도 턴-오프 상태에 있다.
여기서, 비트라인 센스앰프가 센싱 동작을 시작하게 되면, 제 2 인에이블 신호발생부(213)와 제 3 인에이블 신호 발생부(214)에 입력되는 비트라인 센싱 시작신호(sest30)는 로우레벨에서 하이레벨로 천이된다. 그에 따라, 먼저 도 6의 제 2 인에이블 신호 발생부(213)의 낸드게이트(ND51)는 제 1 시간(t1) 동안 로우레벨 상태의 신호를 출력한 후 하이레벨의 신호를 출력하게 된다. 즉, 제 2 인에이블 신호발생부(213)의 낸드게이트(ND51)의 한쪽 입력단은 로우레벨에서 하이레벨로 천이된 비트라인 센싱시작신호(sest30)를 즉시 입력받아 하이레벨이 된다. 반면, 다른 한쪽 입력단은 제 1 인버터체인(215)에 의해 제 1 시간(t1) 동안 지연된 후 반전된 신호가 입력되므로, 비트라인 센싱시작신호(sest30)가 하이레벨로 천이된 시점부터 제 1 시간(t1)이 경과하기 전 시점까지는 상기 다른 한쪽 입력단은 계속하여 이전 상태인 하이레벨을 유지한다. 상기 제 1 시간(t1)은 반도체 장치의 시스템 조건과 환경에 따라 임의적으로 설정될 수 있고, 본 실시예에서는 특히 비트라인 센싱동작이 시작되는 시점부터 종료되는 시점까지의 시간적 간격을 의미하며, 도 9의 제 2 인에이블 신호(en_2)가 로우레벨로 인에이블되는 구간(t1)과 거의 일치한다.
비트라인 센싱동작 시작 후, 낸드게이트(ND51)는 로우레벨의 신호를 출력하므로 상기 제 2 인에이블 신호(en_2)는 로우레벨이 된다. 그리고, PMOS(P56)는 상 기 제 2 인에이블 신호(en_2)에 의하여 턴-온되어 내부전압(Vcore)을 전원전압(Vdd) 레벨로 구동한다.
이어서, PMOS(P56)이 턴-온되어 있는 상태에서, 비트라인 센싱 시작시점으로부터 일정 시간(t3)이 경과하면, 도 7의 제 3 인에이블 신호발생부(213)의 구성에 의하여 낸드게이트(ND61)은 로우레벨의 인에이블 신호를 출력한다. 즉, 비트라인 센스앰프가 센싱 동작을 시작하게 되면 비트라인 센싱 시작신호(sest30)는 로우레벨에서 하이레벨로 천이하는데, 제 3 인에이블 신호발생부(214)에는 지연부(216)가 포함되어 있어, 센싱 시작신호(sest30)의 레벨이 로우레벨에서 하이레벨로 천이되더라도 이 지연부(216)에 의하여 일정시간(t3)이 경과하기 전까지는 제 3 인에이블 신호(en_3)는 이전의 하이레벨을 계속 유지한다. 이에 따라, PMOS(P57)는 계속하여 턴-오프 상태에 있게 된다. 도 9를 참조하면, 제 3 인에이블 신호(en_3)가 이전의 하이레벨을 일정시간(t3) 동안 계속 유지하는 것을 볼 수 있다.
그리고, 상기 센싱 시작시점으로부터 상기 일정시간(t3)이 경과하게 되면, 제 3 인에이블 신호발생부(214)의 낸드게이트(ND61)의 한쪽 입력단은 로우레벨에서 하이레벨로 천이된 신호를 입력받아 하이레벨이 된다. 반면, 다른 한쪽 입력단은 제 2 인버터체인(217)에 의해 일정 제 2 시간(t2)동안 더 지연된 후 반전된 신호가 입력되므로, 상기 일정 시간(t3)이 경과한 시점으로부터 시작하여 제 2 시간(t2)이 경과하는 시점까지는 상기 다른 한쪽 입력단은 계속하여 하이레벨인 상태를 유지한다.
따라서, 이 기간 동안에는 낸드게이트(ND61)는 로우레벨의 신호를 출력하므 로 상기 제 3 인에이블 신호(en_3)는 로우레벨이 된다(도 9 참조). 그리고, PMOS(P57)는 상기 제 3 인에이블 신호(en_3)에 의하여 상기 일정시간(t3)이 경과한 시점으로부터 상기 제 2 시간(t3) 동안 턴-온되어 내부전압(Vcore)을 전원전압(Vdd) 레벨로 구동한다.
여기서, 구동소자인 PMOS(P57)는 그 구동량이 PMOS(P56)보다 더 크게 설계되며, 특히 비트라인 센싱동작 중 전류 소모량이 크게 많이 증가하는 구간에 대하여 내부전압(Vcore)의 전류 구동능력을 향상시키기 위해 충분한 용량으로 설계됨으로써, 내부전압(Vcore)을 안정된 수준으로 유지시키는 역할을 한다. 그리고, 제 3 시간(t3)은 비트라인 센싱이 시작된 시점으로부터 비트라인 센싱 동작 중 전류 소모량이 크게 증가하기 시작하여 소정 기준치를 초과하게 되는 시점까지의 시간적 간격을 의미하고, 제 2 시간(t2)은 전류 소모량이 상기 소정 기준치를 초과하는 시점으로부터 다시 기준치 이하로 내려오는 시점까지의 시간적 간격을 나타낸다. 상기 소정 기준치는 시스템 조건에 따라 적절히 변경 가능하다. 본 실시예에서 제 1 시간(t1)은 제 1 인버터 체인(215)에 의하여 결정되고, 제 2 시간(t2)은 제 2 인버터 체인(217)에 의하여 결정되며, 제 1 시간(t1)은 제 2 시간(t2)을 포함한다.
이어서, 상기 제 2 시간(t2)이 경과하면, 낸드게이트(ND61)의 상기 다른 한쪽 입력단에 입력되는 신호는 로우레벨로 천이되고 낸드게이트(ND61)는 하이레벨의 신호를 출력하므로, 도 9에 도시된 바와 같이 상기 제 3 인에이블 신호(en_3)는 하이레벨이 된다. 이에 따라, PMOS(P57)는 상기 제 3 인에이블 신호(en_3)에 의하여 턴-오프된다.
이 때, PMOS(P56)는 PMOS(P57)이 턴-오프된 이후에도 계속하여 턴-온상태로 일정 시간 동안 유지되며, 비트라인 센싱 시작시점부터 제 1 시간(t1)이 경과한 시점에 이르면, 낸드게이트(ND51)의 상기 다른 한쪽 입력단에 입력되는 신호는 로우레벨로 천이되고, 낸드게이트(ND51)는 하이레벨의 신호를 출력하므로 상기 제 2 인에이블 신호(en_2)는 하이레벨이 된다. 그리고, PMOS(P56)는 상기 제 2 인에이블 신호(en_2)에 의하여 턴-오프된다.
이상 살펴 본 바와 같이, 비트라인 센싱동작 중 전류 소모량이 특히 크게 증가하는 구간으로 인해 센스앰프에 공급되는 내부전압(Vcore)이 불안정하게 될 수 있는 문제점을 해결하기 위하여, 본 발명에 따른 내부전압 발생회로는 상기 PMOS(P56)보다 큰 구동능력을 가지는 구동소자인 PMOS(P57)에 의하여 전류 구동력을 보충하였다. 즉, 본 발명에 따른 내부전압 발생회로에서는, 액티브 모드 중 비트라인 센싱 동작이 시작되면, 먼저 구동량이 상대적으로 작은 PMOS(P56)를 턴-온시켜 내부전압(Vcore)을 오버드라이빙하게 한 후, 비트라인 센싱동작 중 전류 소모량이 크게 많이 증가하게 되는 시점에 이르러서는 구동량이 상대적으로 더 큰 PMOS(P57)를 턴-온시킴으로써 전류 구동능력을 추가적으로 증가시키도록 하였다. 이에 따라, 전류 소모량이 매우 커 소정 기준치를 초과할 때에는 PMOS(P56)와 PMOS(P57)에 의하여 전류 구동력을 증가시킨 후, 전류 소모량이 소정 기준치 이하로 감소한 후부터 비트라인 센싱동작이 완료될 때까지는 PMOS(P56)만으로 전류 구동력을 보충하도록 하였다. 이에 따라, 도 9에서 볼 수 있는 바와 같이, 본 발명에 따른 내부전압 발생회로는 내부전압(Vcore)을 안정된 수준으로 유지시킬 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 내부전압 발생회로는 반도체 장치의 내부전압, 특히 비트라인 센스앰프의 동작 전원으로 사용되는 내부전압을 비트라인 센스앰프에 공급하여 비트라인을 충전함에 있어, 상기 내부전압이 과다하게 소모되는 구간에 대하여는 보다 큰 용량의 전원을 공급함으로써 상기 내부전압을 안정적이고도 효율적으로 공급할 수 있을 뿐만 아니라 반도체 장치의 동작 성능을 향상시키는 효과를 가진다.

Claims (13)

  1. 액티브 신호에 응답하되, 내부전압을 소정의 기준전압과 비교하여 제 1 인에이블 신호를 출력하는 비교부와;
    상기 제 1 인에이블 신호에 응답하여 내부전압을 전원전압 레벨로 풀-업구동하는 제 1 내부전압 구동부와;
    센스앰프에 의한 비트라인 센싱동작 모드 진입 후, 제 1 시간 동안 인에이블되는 제 2 인에이블 신호에 응답하여 상기 내부전압을 전원전압 레벨로 풀-업 구동하는 제 2 내부전압 구동부와;
    센스앰프에 의한 비트라인 센싱동작 모드 진입 후, 제 2 시간 동안 인에이블되는 제 3 인에이블 신호에 응답하여 상기 내부전압을 전원전압 레벨로 풀-업 구동하는 제 3 내부전압 구동부를 포함하여 구성되는 내부전압 발생회로.
  2. 제 1항에 있어서,
    상기 비교부는
    전원전압 인가단과 제 1 노드 사이에 접속된 제 1 풀-업 소자와;
    상기 전원전압 인가단과 제 2 노드 사이에 접속된 제 2 풀-업 소자와;
    상기 제 1 노드와 접지단 간에 접속되며 게이트로 상기 기준전압에 의한 구동전압을 인가받는 제 1 풀-다운 소자와;
    상기 제 2 노드와 접지단 간에 접속되며 게이트로 상기 내부전압에 의한 구동전압을 인가받는 제 2 풀-다운 소자를 포함하여 구성되는 내부전압 발생회로.
  3. 제 1항 또는 제 2항에 있어서,
    상기 액티브 신호를 입력받아 상기 비교부를 인에이블시키는 비교부 인에이블 신호를 생성하는 비교부 인에이블부를 더 포함하는 내부전압 발생회로.
  4. 제 3항에 있어서,
    상기 비교부 인에이블부는 상기 액티브 신호가 인에이블될 때 상기 비교부 인에이블 신호를 출력하는 풀-업소자와, 상기 액티브 신호가 디스에이블될 때 상기 비교부를 디스에이블시키는 디스에이블 신호를 출력하는 풀-다운 소자를 포함하는 내부전압 발생회로.
  5. 제 1항 또는 제 2항에 있어서,
    비트라인 센싱 시작신호에 응답하여 상기 제 2 인에이블 신호를 출력하는 제 2 인에이블 신호 발생부와;
    상기 비트라인 센싱 시작신호에 응답하여 상기 제 3 인에이블 신호를 출력하 는 제 3 인에이블 신호 발생부를 더 포함하는 내부전압 발생회로.
  6. 제 5항에 있어서,
    상기 제 2 인에이블 신호 발생부는 상기 비트라인 센싱 시작신호를 인가받는 복수 개의 인버터를 포함하는 제 1 인버터체인과, 상기 제 1 인버터체인으로부터의 신호와 상기 비트라인 센싱 시작신호를 논리연산하여 출력하는 제 1 논리부를 포함하여 구성되고,
    상기 제 3 인에이블 신호 발생부는 상기 비트라인 센싱 시작신호를 일정시간 지연시키는 지연부와, 상기 지연부로부터의 신호를 인가받는 복수 개의 인버터를 포함하는 제 2 인버터체인과, 상기 제 2 인버터체인으로부터의 신호와 상기 지연부로부터의 신호를 논리연산하여 출력하는 제 2 논리부를 포함하여 구성되는 내부전압 발생회로.
  7. 제 6항에 있어서,
    상기 제 1 인버터 체인과 제 2 인버터 체인에 포함된 복수개의 인버터는 홀수개인 내부전압 발생회로.
  8. 제 6항에 있어서,
    상기 제 1 인버터 체인에 의한 지연시간은 상기 제 2 인버터 체인에 의한 지연시간보다 더 큰 것을 특징으로 하는 내부전압 발생회로.
  9. 제 6항에 있어서,
    상기 제 1 논리부 및 제 2 논리부는 부정논리곱 연산을 수행하는 NAND 게이트 소자인 내부전압 발생회로.
  10. 제 1항 또는 제 2항에 있어서,
    상기 제 2 인에이블 신호가 인에이블되는 상기 제 1 시간은 상기 제 3 인에이블 신호가 인에이블되는 상기 제 2 시간을 포함하는 내부전압 발생회로.
  11. 제 10항에 있어서, 상기 제 1 시간은 상기 센스앰프의 비트라인 센싱 동작 시작 시점부터 종료 시점까지의 기간이고,
    상기 제 2 시간은 상기 센싱동작 중 내부전류의 소모량이 커서 소정 기준치를 초과하게 되는 구간으로 설정되는 내부전압 발생회로.
  12. 제 1항 또는 제 2항에 있어서,
    상기 제 3 내부전압 구동부의 구동용량은 상기 제 2 내부전압 구동부보다 큰 내부전압 발생회로.
  13. 제 1항 또는 제 2항에 있어서,
    상기 내부전압은 비트라인 센스앰프의 동작 구동전압으로 사용되는 내부전압 발생회로.
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