KR20060020223A - 박막 트랜지스터 표시판 및 그의 제조 방법 - Google Patents
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Abstract
본 발명에 따른 박막 트랜지스터 표시판은 절연 기판 위에 형성되며 절연되어 교차하는 게이트선 및 데이터선, 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극을 포함하고, 게이트선 또는 데이터선 중 적어도 하나는 제1 도전층, 제2 도전층 및 제1 및 제2 도전층 사이에 위치하며 제1 및 제2 도전층을 이루는 도전 물질을 동시에 포함하는 제1 계면층을 포함한다.
알루미늄, 박막트랜지스터, 계면
Description
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고,
도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이고,
도 3a, 도 4a, 도 5a 및 도 6a는 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 것이고,
도 3b는 도 3a의 IIIb-IIIb'선을 따라 자른 단면도이고,
도 4b는 도 4a의 IVb-IVb'선을 따라 자른 단면도이고,
도 5b는 도 5a의 Vb-Vb'선을 따라 자른 단면도이고,
도 6b는 도 6a의 VIb-VIb'선을 따라 자른 단면도이고,
도 7은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,
도 8은 도 7의 VIII-VIII'선을 따라 자른 단면도이고,
도 10a, 도 12a, 도 13a 및 도 14a는 제2 실시예에 따른 박막 트랜지스터 표 시판을 제조하는 방법 중 중간 단계에서의 배치도로 이고,
도 10b는 Xb-Xb'선을 따라 자른 단면도이고,
도 11은 도 10b의 다음 단계에서의 단면도이고,
도 12b는 도 12a의 XIIb-XIIb'선을 따라 자른 단면도이고,
도 13b는 도 13a의 XIIIb-XIIIb'선을 따라 자른 단면도이고,
도 14b는 도 14a의 XIVb-XIVb'선을 따라 자른 단면도이고,
도 16a 및 도 17a은 제3 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법 중 중간 단계에서의 배치도이고,
도 16b는 도 16a의 XVIb-XVIb'선을 따라 자른 단면도이고,
도 17b는 도 17a의 XVIIb-XVIIb'선을 따라 자른 단면도이다.
본 발명은 박막 트랜지스터 표시판에 관한 것으로, 특히 액정 표시 장치용 박막 트랜지스터 표시판 및 그의 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 표시 판에 각각 구비되어 있는 것이다. 이중에서도 한 표시판에는 복수의 화소 전극이 행렬의 형태로 배열되어 있고 다른 표시판에는 하나의 공통 전극이 표시판 전면을 덮고 있는 구조의 액정 표시 장치가 주류이다. 이 액정 표시 장치에서의 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선과 화소 전극에 인가될 전압을 전달하는 데이터선을 표시판에 설치한다.
여기서 게이트선 및 데이터선은 표시판이 대형화되면서 점점 길이가 길어지게 되고 이에 따라 이들 배선의 저항이 증가하게 되고 이에 따른 RC 지연이 발생한다. 이를 해결하기 위해서는 배선의 양쪽에 구동 회로를 각각 연결하여 신호를 인가해야 하는 문제점이 있다.
이러한 문제점은 저저항 금속을 이용하여 배선을 형성함으로써 해결할 수 있는데 이러한 금속으로는 알루미늄을 들 수 있다. 그러나 알루미늄으로 이루어진 배선을 형성하기 위한 고온 공정에서는 힐록(hillock) 현상이 발생하고, 알루미늄 배선과 반도체층이 접족할 경우에는 알루미늄이 반도체층으로 침투하여 박막 트랜지스터의 특성을 저하시키는 문제점이 있다.
이러한 문제점을 해결하기 위해서 알루미늄 금속막의 상부 또는 하부에 다른 금속막을 게재한다. 그러나 이 경우에 알루미늄 금속막과 다른 금속막 사이의 계면을 중심으로 식각 특성이 달라 식각시 언더컷(undercut)이 발생할 수 있으며, 이는 이후의 공정에서 상부에 절연막을 증착할 때 프로파일을 취약하게 유도한다.
또한, 알루미늄 금속막과 다른 금속막의 이종막 접합으로 인한 갈바닉(galvanic) 현상이 발생하여 막이 손상할 수 있으며, 상부막을 증착시에 증착이 제대로 되지 않아 보이드(void) 등을 포함한다. 이러한 갈바닉 현상이 일어난 부분 또는 보이드 등이 식각액에 노출되면 식각액에 의해서 막 손상이 증가하게 되어 막에 쥐가 파먹은 것과 같은 형상의 마우스 바이트(mouse bite)가 형성되어 배선의 저항을 증가시키는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 저저항의 알루미늄을 포함하는 다층막으로 배선을 형성하면서 언더컷 또는 마우스 바이트 등을 방지할 수 있는 박막 트랜지스터 표시판 및 그의 제조 방법을 제공한다.
이를 위하여 본 발명에는 서로 다른 금속층 사이에 두 금속 성분을 포함하는 계면층을 형성한다.
구체적으로 본 발명에 따른 박막 트랜지스터 표시판은 절연 기판 위에 형성되며 절연되어 교차하는 게이트선 및 데이터선, 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극을 포함하고, 게이트선 또는 데이터선 중 적어도 하나는 제1 도전층, 제2 도전층 및 제1 및 제2 도전층 사이에 위치하며 제1 및 제2 도전층을 이루는 도전 물질을 동시에 포함하는 제1 계면층을 포함한다.
여기서 계면층을 이루는 제1 및 제2 도전층을 이루는 물질의 혼합 비율은 반 비례 관계인 것이 바람직하다.
그리고 절연 기판 위에 형성되며 화소 전극 아래에 위치하는 적, 녹, 청의 색필터를 더 포함할 수 있다.
또한, 박막 트랜지스터는 게이트선의 일부인 게이트 전극, 데이터선의 일부인 소스 전극, 화소 전극과 연결된 드레인 전극 및 게이트 전극과 소스 전극 및 드레인 전극 사이에 배치되어 있는 반도체를 포함한다.
이때 소스 전극과 드레인 전극 사이를 제외한 반도체는 데이터선과 드레인 전극과 동일한 평면 패턴을 가지는 것이 바람직하다.
또한, 제1 도전층은 알루미늄으로 이루어져 있고, 제2 도전층은 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo) 중 하나로 이루어진 것이 바람직하다.
또한, 데이터선은 알루미늄으로 이루어진 제1 도전층 아래에 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo) 중 하나로 이루어진 제3 도전층, 제1 도전층과 제3 도전층 사이에 위치하며 제1 및 제3 도전층을 이루는 도전 물질을 동시에 포함하는 제2 계면층을 더 포함할 수 있다.
또한, 계면층 및 제1 계면층은 제1 내지 제3 도전층 중 어느 한 층 두께의 1/10이하로 형성되는 것이 바람직하다.
상기한 다른 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 게이트선을 형성하는 단계, 게이트선과 절연되어 교차하는 데이터선을 형성하는 단계, 게이트선 및 데이터선과 연결되는 박막 트랜지스터를 형성하는 단계, 박막 트랜지스터와 연결되는 화소 전극을 형성하는 단계를 포함하 고, 게이트선 또는 데이터선 중 적어도 하나는 제1 도전층을 형성하는 단계, 제1 도전층 위에 제2 도전층을 형성하는 단계, 제1 및 제2 도전층 사이에 제1 및 제2 도전층을 이루는 물질을 가지는 제1 계면층을 형성하는 단계를 포함한다.
여기서 제1 도전층을 형성하는 단계 전에 제3 도전층을 형성하는 단계, 제3 도전층 위에 제2 계면층을 형성하는 단계를 더 포함할 수 있다.
그리고 계면층은 공동 스퍼터링 방법으로 형성하는 것이 바람직하다.
또한, 공동 스퍼터링 방법은 제1 및 제2 도전층을 형성하기 위한 제1 및 제2 금속 타켓이 함께 있으며, 제1 금속 타켓과 제2 금속 타켓에 걸리는 파워가 반비례 관계인 것이 바람직하다.
또한, 제2 계면층은 공동 스퍼터링 방법으로 형성하는 것이 바람직하다.
이때, 공동 스퍼터링 방법은 제1 내지 제3 도전층을 형성하기 위한 제1 내지 제3 금속 타켓이 함께 있으며, 제1 금속 타켓과 제2 금속 타켓 및 제2 금속 타켓과 제3 금속 타켓에 걸리는 파워가 반비례 관계인 것이 바람직하다.
또한, 제1 도전층은 알루미늄으로 형성하고, 제2 도전층은 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo) 중 하나로 형성하는 것이 바람직하다.
또한, 제3 도전층은 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo) 중 하나로 형성하는 것이 바람직하다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명 하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 1 및 도 2를 참고로 하여 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조에 대하여 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이다.
절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line)(121)이 형성되어 있다. 게이트선(121)은 주로 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 복수의 게이트 전극(gate electrode)(124)을 이룬다. 또한 각 게이트선(121)의 다른 일부는 아래 방향으로 돌출하여 복수의 확장부(expansion)(127)를 이룬다.
게이트선(121)은 알루미늄(Al)으로 이루어진 제1 도전층(121a, 124a)과 제1 도전층(121a, 124a)에 더하여 다른 물질 특히 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo) 따위로 이루어진 제2 도전층(121b, 124b)으로 이루어진다.
그리고 제1 도전층과 제2 도전층의 사이에는 계면층(200)이 형성되어 있는데, 계면층(200)은 제1 도전층의 주성분인 알루미늄을 포함하고 제2 도전층의 물질, 본 실시예에서는 몰리브덴을 포함한다.
이때 계면층(200)은 제1 도전층과 제2 도전층의 물질이 반비례 관계이다. 즉, 제1 도전층의 계면에 인접할수록 알루미늄의 비율이 높고 제2 도전층의 계면으로 갈수록 알루미늄의 비율은 낮아지고 제2 도전층 물질의 비율이 증가한다. 이러한 계면층(200)은 제1 및 제2 도전층 두께의 1/10을 넘지 않도록 형성하는 것이 바람직하다.
게이트선(121) 및 게이트 전극(124)의 측면은 각각 경사져 있으며 그 경사각은 기판(110)의 표면에 대하여 약 30-80°이다.
게이트선(121) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 반도체층(151)이 형성되어 있다. 선형 반도체층(151)은 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다. 또한 선형 반도체층(151)은 게이트선(121)과 만나는 지점 부근에서 폭이 커져서 게이트선(121)의 넓은 면적을 덮고 있다.
반도체층(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)이 형성되어 있다. 선형 저항성 접촉층(161)은 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉층(165)은 쌍을 이루어 반도체층(151)의 돌출부(154) 위에 위치한다. 반도체층(151)과 저항성 접촉층(161, 165)의 측면 역시 경사져 있으며 경사각은 기판(110)에 대해서 30-80°이다.
저항성 접촉층(161, 165) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175) 및 복수의 유지 축전기용 도전체(storage capacitor conductor)(177)가 형성되어 있다.
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부 (154)에 형성된다. 유지 축전기용 도전체(177)는 게이트선(121)의 확장부(127)와 중첩되어 있다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)는 크롬, 티타늄, 은, 몰리브덴 탄탈륨, 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 따위의 도전층으로 단층 또는 다층막(도시하지 않음) 구조로 형성될 수 있으며, 알루미늄이나 알루미늄 합금 등 알루미늄 계열 금속 따위의 도전층을 포함할 때는 이러한 도전층에 더하여 다른 물질 특히 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금[보기 : 몰리브덴-텅스텐(MoW) 합금] 따위로 이루어지는 다층막 구조로 게이트선과 같이 계면층을 가지도록 형성할 수 있다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)도 게이트선(121)과 마찬가지로 그 측면이 기판(110)에 대해서 약 30-80°의 각도로 각각 경사져 있다.
저항성 접촉층(161, 165)은 그 하부의 반도체층(151)과 그 상부의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다. 선형 반도체층(151)은 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있으며, 대부분의 곳에서는 선형 반도체층(151)의 폭이 데이터선(171)의 폭보다 작지만 앞서 설명했듯이 게이트선(121)과 만나는 부분에서 폭이 커져서 게이트선(121)과 데 이터선(171) 사이의 절연을 강화한다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)와 노출된 반도체층(151) 부분의 위에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 이루어진 보호막(passivation layer)(180)이 단층 또는 복수층으로 형성되어 있다. 예를 들어, 유기 물질로 형성할 경우에는 데이터선(171)과 드레인 전극(175) 사이의 반도체층(154)이 드러난 부분으로 보호막(180)의 유기 물질이 접하는 것을 방지하기 위해 유기막의 하부에 질화 규소 또는 산화 규소로 이루어진 절연막(도시하지 않음)이 추가될 수 있다.
보호막(180)에는 드레인 전극(175), 유지 축전기용 도전체(177) 및 데이터선(171)의 끝 부분을 각각 드러내는 복수의 접촉구(contact hole)(185, 187, 182)가 형성되어 있다. 이때 데이터선(171) 및 게이트선(121)의 끝 부분(179, 129)은 필요에 따라 데이터선(171) 및 게이트선(121)보다 넓은 폭을 가질 수도 있다.
보호막(180) 위에는 IZO 또는 ITO로 이루어진 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(82)가 형성되어 있다.
화소 전극(190)은 접촉구(185, 187)를 통하여 드레인 전극(175) 및 유지 축전기용 도전체(177)와 각각 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받고 유지 축전기용 도전체(177)에 데이터 전압을 전달한다.
데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 액정층의 액정 분자들을 재배열시킨다.
또한 앞서 설명한 것처럼, 화소 전극(190)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며, 이를 "유지 축전기(storage electrode)"라 한다. 유지 축전기는 화소 전극(190) 및 이와 이웃하는 게이트선 (121)[이를 "전단 게이트선(previous gate line)"이라 함]의 중첩 등으로 만들어지며, 유지 축전기의 정전 용량, 즉 유지 용량을 늘이기 위하여 게이트선(121)을 확장한 확장부(127)를 두어 중첩 면적을 크게 하는 한편, 화소 전극(190)과 연결되고 확장부(127)와 중첩되는 유지 축전기용 도전체(177)를 보호막(180) 아래에 두어 둘 사이의 거리를 가깝게 한다.
저유전율 유기 물질로 보호막(180)을 형성하는 경우에는 화소 전극(190)을 이웃하는 게이트선(121) 및 데이터선(171)과 중첩하여 개구율(aperture ratio)을 높일 수 있다.
접촉 보조 부재(82)는 접촉구(182)을 통하여 데이터선(171)의 끝 부분과 각각 연결된다. 접촉 보조 부재(82)는 데이터선(171)의 끝 부분과 구동 집적 회로와 같은 외부 장치와의 접착성을 보완하고 이들을 보호한다.
그러면, 도 1 내지 도 2에 도시한 액정 표시 장치용 박막 트랜지스터 표시판 을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 3a 내지 도 6b와 도 1 및 도 2를 참고로 하여 상세히 설명한다.
도 3a, 도 4a, 도 5a 및 도 6a는 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 것이고, 도 3b는 도 3a의 IIIb-IIIb'선을 따라 자른 단면도이고, 도 4b는 도 4a의 IVb-IVb'선을 따라 자른 단면도이고, 도 5b는 도 5a의 Vb-Vb'선을 따라 자른 단면도이고, 도 6b는 도 6a의 VIb-VIb'선을 따라 자른 단면도이다.
먼저, 도 3a 및 도 3b에 도시한 바와 같이, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 도전막을 형성한다.
여기서 도전막은 공동 스퍼터링(Co-sputtering)으로 형성한다. 본 발명의 실시예에서는 공동 스퍼터링의 타겟으로 알루미늄과 몰리브덴을 사용한다. 그리고 각 타겟에 걸리는 파워(power)를 변화시켜 계면층을 형성하는데, 바람직하게는 전류의 크기를 일정한 속도로 변화시켜 각 타겟에 걸리는 파워를 달리한다.
즉, 몰리브덴 타겟에는 파워를 인가하지 않으며 알루미늄 타겟에만 파워를 인가하여 기판 위에 알루미늄으로 이루어지는 제1 도전막 형성한다. 그런 다음 알루미늄 타겟에 인가되는 파워를 일정한 속도로 감소시키며 몰리브덴 타겟에 인가되는 파워는 일정한 속도로 증가시킨다.
그럼 알루미늄으로 이루어지는 제1 도전막 위에 계면층이 형성되는데, 계면층은 제1 도전막과 인접할수록 알루미늄의 비율이 높고 제1 도전막으로부터 멀어질수 록 몰리브덴의 비율이 증가하면서 적층된다.
이는 알루미늄 타겟에 인가되는 파워를 감소시키고 몰리브덴 타켓에 인가되는 파워를 증가시킨 결과로 알루미늄 타겟에 인가되는 파워가 0이 되면 계면층 위에 몰리브덴만으로 이루어지는 제2 도전막이 형성된다.
이처럼 하부막 위에 상부막을 형성할 때 이들 사이에 점진적으로 변화하는 계면층을 형성함으로써 하부막과 상부막의 막 특성이 급격하게 변화함으로써 발생할 수 있는 보이드, 갈바닉 현상을 최소화할 수 있다.
이후 제2 도전막, 계면층, 제1 도전막을 사진 식각 공정으로 식각하여 제2 도전층(121b, 124b, 127b), 계면층(200), 제1 도전층(121a, 124a, 127a)으로 이루어지는 복수의 게이트 전극(124)과 복수의 확장부(127)를 포함하는 게이트선(121)을 형성한다.
이때 통합 식각액을 이용하는 경우에는 알루미늄 및 몰리브덴이 동시에 식각이 가능하여 한번에 테이퍼 구조를 형성할 수 있다. 공정을 간소화할 수 있다.
여기서 계면층(200)은 계면층(200)에 포함된 알루미늄과 몰리브덴이 일정한 농도 기울기로 변화하기 때문에 식각 공정에서 상, 하부막 및 계면층의 측면이 완만한 경사각을 가지는 동시에 계면층을 통하여 상부막과 하부막 사이의 측면에서는 단차가 발생하지 않아 언더컷 등이 발생하지 않는다. 또한, 갈바닉 현상 및 보이드 등을 방지할 수 있으므로 마우스 바이트 등도 방지할 수 있다.
다음 도 4a 및 도 4b에 도시한 바와 같이, 게이트선(121) 및 게이트 전극(124)을 덮도록 질화 규소 또는 산화 규소를 증착하여 게이트 절연막(140)을 형성 한다.
그리고 게이트 절연막(140) 위에 진성 비정질 규소층(intrinsic amorphous silicon), 불순물 비정질 규소층(extrinsic amorphous silicon)의 삼층막을 연속하여 적층하고, 불순물 비정질 규소층과 진성 비정질 규소층을 사진 식각하여 복수의 불순물 반도체 패턴(164)과 복수의 돌출부(154)를 각각 포함하는 선형 진성 반도체층(151)을 형성한다.
다음, 도 5a 및 도 5b에 도시한 바와 같이, 기판(110) 위에 스퍼터링 등의 방법으로 도전막을 형성한다.
데이터선용 도전막은 크롬, 티타늄, 은, 몰리브덴 탄탈륨, 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 따위의 도전막으로 단층 또는 다층(도시하지 않음)막 구조로 형성될 수 있으며, 알루미늄이나 알루미늄 합금 등 알루미늄 계열 금속 따위의 도전막을 포함할 때는 이러한 도전막에 더하여 다른 물질 특히 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금[보기 : 몰리브덴-텅스텐(MoW) 합금] 따위로 이루어지는 다층막 구조로 게이트선과 같이 계면층을 가지도록 형성할 수 있다.
이후 도전막 위에 감광막을 형성하고 이를 식각 마스크로 도전막을 패터닝하여 복수의 소스 전극(173)을 각각 포함하는 복수의 데이터선(171), 복수의 드레인 전극(175) 및 복수의 유지 축전기용 도전체(177)를 형성한다.
이어, 데이터선(171) 및 드레인 전극(175) 상부의 감광막을 제거하거나 그대 로 둔 상태에서, 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)로 덮이지 않고 노출된 불순물 반도체층(164) 부분을 제거함으로써 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉층(161)과 복수의 섬형 저항성 접촉층(165)을 완성하는 한편, 그 아래의 진성 반도체(154) 부분을 노출시킨다.
다음으로, 도 6a 및 도 6b에 도시한 바와 같이, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위를 단층 또는 복수층으로 형성하여 보호막(passivation layer)을 형성한다.
그런 다음 보호막(180)을 사진 식각 공정으로 복수의 (182, 185, 187)를 형성한다. 이때 감광성을 가지는 유기막일 경우에는 사진 공정만으로 접촉구를 형성할 수 있다.
다음, 마지막으로 도 1 및 도 2에 도시한 바와 같이, 기판 위에 IZO 또는 ITO막을 스퍼터링으로 적층하고 사진 식각 공정으로 복수의 화소 전극(190)과 복수의 접촉 보조 부재(82)를 형성한다.
본 발명의 실시예에서와 같이, 계면층(200)은 제1 도전층(121a, 124a)과 제2 도전층(121b, 124b) 사이에 형성되어 있으며 계면층(200)을 이루는 알루미늄과 몰리브덴이 일정한 농도 기울기를 가지면서 변화하기 때문에 사진 식각 공정시 제1 도전층과 제2 도전층의 식각 선택비차를 감소시켜 배선의 측면이 완만한 경사각을 가지도록 형성한다.
그리고 제2 도전층이 제1 도전층보다 빨리 식각되어 제1 도전층의 노출로 액정 표시 장치를 구동할 때에 제1 도전층에 반사되는 빛에 의한 얼룩이 발생할 수 있으나, 본 발명의 실시예에서는 제1 도전층이 노출되지 않도록 계면층(200)의 측면이 완만한 경사를 가지도록 형성되어 있기 때문에 제1 도전층에 빛이 반사되거나 하지 않으므로 얼룩의 발생을 방지할 수 있다.
[제2 실시예]
이상은 반도체층과 데이터선을 서로 다른 마스크를 이용한 사진 식각 공정으로 형성하는 제조 방법에 본 발명의 실시예를 적용하여 설명하였지만, 본 발명에 따른 제조 방법은 제조 비용을 최소화하기 위하여 반도체층과 데이터선을 하나의 감광막 패턴을 이용한 사진 식각 공정으로 형성하는 액정 표시 장치용 박막 트랜지스터 표시판의 제조 방법에서도 동일하게 적용할 수 있다. 이에 대하여 도면을 참조하여 상세하게 설명하기로 한다.
도 7은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 8은 도 7의 VIII-VIII'선을 따라 자른 단면도이다.
도 7 및 도 8에 도시한 바와 같이, 본 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 층상 구조는 대개 도 1 및 도 2에 도시한 액정 표시 장치용 박막 트랜지스터 표시판의 층상 구조와 동일하다. 즉, 기판(110) 위에 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121)이 형성되어 있고, 그 위에 게이트 절연막(140), 복수의 돌출부(154)를 포함하는 복수의 선형 반도체층(151), 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉층(161) 및 복수의 섬형 저항성 접촉층(165)이 차례로 형성되어 있다. 저항성 접촉층(161, 165) 및 게이트 절연막(140) 위에는 복수의 소스 전극(153)을 포함하는 복수의 데이터선(171), 복수의 드레인 전극(175), 복수의 유지 축전기용 도전체(177)가 형성되어 있고 그 위에 보호막(180)이 형성되어 있다. 보호막(180) 및/또는 게이트 절연막(140)에는 복수의 접촉구(182, 185)가 형성되어 있으며, 보호막(180) 위에는 복수의 화소 전극(190)과 복수의 접촉 보조 부재(82)가 형성되어 있다.
그러나 도 1 및 도 2에 도시한 박막 트랜지스터 표시판과 달리, 본 실시예에 따른 박막 트랜지스터 표시판은 게이트선(121)에 확장부를 두는 대신 게이트선(121)과 동일한 층에 게이트선(121)과 전기적으로 분리된 복수의 유지 전극선(131)을 두어 드레인 전극(175)과 중첩시켜 유지 축전기를 만든다. 유지 전극선(131)은 공통 전압 따위의 미리 정해진 전압을 외부로부터 인가 받으며, 화소 전극(190)과 게이트선(121)의 중첩으로 발생하는 유지 용량이 충분할 경우 유지 전극선(131)은 생략할 수도 있으며, 화소의 개구율을 극대화하기 위해 화소 영역의 가장자리에 배치할 수도 있다.
그리고 반도체층(151)은 박막 트랜지스터가 위치하는 돌출부(154)를 제외하면 데이터선(171), 드레인 전극(175) 및 그 하부의 저항성 접촉 부재(161, 165,)와 실질적으로 동일한 평면 형태를 가지고 있다. 구체적으로는, 선형 반도체층(151)은 데이터선(171) 및 드레인 전극(175)과 그 하부의 저항성 접촉층(161, 165)의 아래에 존재하는 부분 외에도 소스 전극(173)과 드레인 전극(175) 사이에 이들에 가리지 않고 노출된 부분을 가지고 있다.
또한, 데이터선(171, 175)은 제1 실시예의 게이트선과 같이 계면층(200)을 포함하며 몰리브덴으로 이루어지는 제1 도전층(171a, 173a, 175a), 알루미늄으로 이루어지는 제2 도전층(171b, 173b, 175b), 몰리브덴으로 이루어지는 제3 도전층(171c, 173c, 175c)의 삼중막으로 이루어진다.
그럼 도 10a 및 도 14b에 도시한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법 첨부한 도면과 함께 기 설명한 도 8 및 도 9를 참조하여 상세히 설명한다.
도 10a, 도 12a, 도 13a 및 도 14a는 제2 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법 중 중간 단계에서의 배치도로 이고, 도 10b는 Xb-Xb'선을 따라 자른 단면도이고, 도 11은 도 10b의 다음 단계에서의 단면도이고, 도 12b는 도 12a의 XIIb-XIIb'선을 따라 자른 단면도이고, 도 13b는 도 13a의 XIIIb-XIIIb'선을 따라 자른 단면도이고, 도 14b는 도 14a의 XIVb-XIVb'선을 따라 자른 단면도이다.
먼저, 도 9a 및 도 9b에 도시한 바와 같이, 기판(110) 위에 도전막을 형성한 후 사진 식각 공정으로 게이트 전극(124)을 가지는 게이트선(121)을 형성한다.
이때 도전막은 크롬, 티타늄, 은, 몰리브덴 탄탈륨, 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 따위의 도전막으로 단층 또는 다층(도시하지 않음)막 구조로 형성될 수 있으며, 알루미늄이나 알루미늄 합금 등 알루미늄 계열 금속 따위의 도전막을 포함할 때는 이러한 도전막에 더하여 다른 물질 특히 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금[보기 : 몰리브덴-텅스텐(MoW) 합금] 따위로 이루어지는 다층막 구조로 데이터선과 같이 계면 층을 가지도록 형성할 수 있다.
다음 도 10에 도시한 바와 같이, 게이트선(121)을 덮는 질화 규소 등의 절연 물질을 증착하여 게이트 절연막(140)을 형성한다. 그런 다음, 게이트 절연막(140) 위에 불순물이 도핑되지 않는 비정질 규소, 불순물이 도핑된 비정질 규소를 증착하여 불순물이 도핑되지 않은 비정질 규소막(150), 불순물이 도핑된 비정질 규소막(160)을 순차적으로 적층한다. 불순물이 도핑되지 않은 비정질 규소막(150)은 수소화 비정질 규소(hydrogenated amorphous silicon) 등으로 형성하며 불순물이 도핑된 비정질 규소막(160)은 인(P) 등의 n형 불순물이 고농도로 도핑된 비정질 규소 또는 실리사이드로 형성한다.
그런 다음 불순물이 도핑된 비정질 규소막(160) 위에 스퍼터링 등의 방법으로 금속을 증착하여 도전막(170)을 형성한다.
여기서 도전막(170)은 제1 실시예의 게이트선(121)과 동일한 방법으로 형성한다. 즉, 공동 스퍼터링(Co-sputtering)으로 형성한다. 본 발명의 실시예에서는 공동 스퍼터링의 타겟으로 알루미늄과 몰리브덴을 사용한다. 그리고 각 타겟에 걸리는 파워(power)를 변화시켜 계면층을 형성하는데, 바람직하게는 전류의 크기를 일정한 속도로 변화시켜 각 타겟에 걸리는 파워를 달리한다.
그러나 제1 실시예와 달리 몰리브덴막(701), 계면층(200), 알루미늄막(702), 계면층(200), 몰리브덴막(703)의 순서로 적층되도록 형성한다.
이후 도전막(703) 위에 감광막을 형성한 후 노광 및 현상하여 서로 다른 두께를 가지는 감광막 패턴(52, 54)을 형성한다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있는데, 노광 마스크에 투명 영역(transparent area)과 차광 영역(light blocking area)뿐 아니라 반투광 영역(transparent area)을 두는 것이 그 예이다. 반투광 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)보다 작은 것이 바람직하다. 다른 예로는 리플로우가 가능한 감광막을 사용하는 것이다. 즉, 투명 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
적절한 공정 조건을 주면 감광막 패턴(52, 54)의 두께 차 때문에 하부 층들을 선택적으로 식각할 수 있다. 따라서 일련의 식각 단계를 통하여 도 13a 및 도 13b에 도시한 바와 같은 복수의 소스 전극(173)을 각각 포함하는 복수의 데이터선(171) 및 복수의 드레인 전극(175)을 형성하고 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉층(161) 및 복수의 섬형 저항성 접촉층(165), 그리고 복수의 돌출부(154)를 포함하는 복수의 선형 반도체층(151)을 형성한다.
설명의 편의상, 배선이 형성될 부분의 도전막(170), 불순물이 도핑된 비정질 규소막(160), 불순물이 도핑되지 않은 비정질 규소막(150)의 부분을 배선 부분(A)이라 하고, 채널이 형성되는 부분에 위치한 불순물 도핑된 비정질 규소막(160), 불순물이 도핑되지 않은 비정질 규소막(150)의 부분을 채널 부분(B)이라 하고, 채널 및 배선 부분을 제외한 영역에 위치하는 불순물이 도핑된 비정질 규소막(160), 불순물이 도핑되지 않은 비정질 규소막(150)의 부분을 기타 부분(C)이라 하자.
이러한 구조를 형성하는 순서의 한 예는 다음과 같다.
먼저, (1) 기타 부분(C)에 불순물 비정질 규소막(160) 및 비정질 규소막(150)을 제거, (2) 채널 부분(B)에 위치한 감광막(54)제거, (3) 채널 부분(B)에 위치한 불순물 비정질 규소막(160) 제거, 그리고 (4) 배선 부분(A)에 위치한 감광막(52) 제거하는 순으로 진행하는 것이다.
그 외 방법으로는 (1) 채널 부분(B)에 위치한 감광막(54) 제거, (3) 기타 부분(C)에 위치한 불순물 비정질 규소막(160) 및 비정질 규소막(150) 제거, (4) 채널 부분(B)에 위치한 도전막 제거, (5) 배선 영역(A)에 위치한 감광막(52) 제거, 그리고 (6) 채널 부분(B)에 위치한 불순물 비정질 규소막(160)을 제거하는 순으로 진행할 수 도 있다.
여기에서는 첫 번째 예에 대하여 설명한다.
먼저 도 11에 도시한 바와 같이, 기타 영역(C)에 노출되어 있는 도전막(170)을 습식 식각 또는 건식 식각으로 제거하여 그 하부의 불순물이 도핑된 비정질 규소막(160)의 기타 부분(C)을 노출시킨다.
아직 데이터선과 드레인 전극이 붙어 있는 상태(174)이다. 건식 식각을 사용하는 경우에는 감광막(52, 54)의 위 부분이 어느 정도의 두께로 깎여 나갈 수 있다.
다음으로 기타 부분(C)에 위치한 불순물이 도핑된 비정질 규소막(160) 및 그 하부의 불순물이 도핑되지 않은 비정질 규소막(150)을 제거함과 더불어, 채널 부분(B)의 감광막(54)을 제거하여 하부의 도전막(174)을 노출시킨다.
채널 부분(B)의 감광막의 제거는 기타 영역(C)의 불순물이 도핑된 비정질 규소층(160) 및 불순물이 도핑되지 않은 비정질 규소층(150)의 제거와 동시에 하거나 따로 수행한다. 채널 영역(B)에 남아 있는 감광막(54) 찌꺼기는 애싱(ashing)으로 제거한다. 이 단계에서 반도체층(151, 154)이 완성된다.
여기서, 도전막(170)이 건식 식각이 가능한 물질인 경우에는 그 하부의 불순물이 도핑된 비정질 규소층(160)과 불순물이 도핑되지 않은 비정질 규소층(150)을 연속하여 건식 식각함으로써 제조 공정을 단순화할 수 있으며, 이 경우에 동일한 식각 챔버에서 세 층(170, 160, 150)에 대한 건식 식각을 연속 수행하는 인 시튜(in-situ) 방법으로 행할 수도 있으며, 그렇지 않을 수도 있다.
다음 도 12a 및 도 12b에 도시한 바와 같이, 채널 부분(B)에 위치한 도전막(174) 및 불순물이 도핑된 비정질 규소층(164)을 식각하여 제거한다. 또한, 남아 있는 배선 부분(A)의 감광막(52)도 제거한다.
이때 채널 부분(B)에 위치한 불순물이 도핑되지 않은 비정질 규소막의 상부가 일부 제거되어 두께가 작아질 수도 있으며, 배선 부분(A)의 감광막(52)도 이때 어느 정도 식각될 수 있다.
이렇게 하면, 도전막(174) 각각 제1 도전층(171a, 175a), 계면층(200), 제2 도전층(171b, 175b), 계면층(200), 제3 도전층(171c, 175c)으로 이루어지는 데이터선(171)과 드레인 전극(175)으로 분리되면서 완성되고, 불순물이 도핑된 비정질 규 소막(164)도 선형 저항성 접촉층(161)과 섬형 저항성 접촉층(165)으로 나뉘어 완성된다
다음, 도 13a 및 도 13b에 도시한 바와 같이, 데이터선(171, 173) 및 드레인 전극(175)에 의해 가려지지 않는 반도체층(154)을 덮도록 보호막(180)을 형성한다. 이때 보호막(180)은 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위를 단층 또는 복수층으로 형성하여 보호막(passivation layer)을 형성한다.
그런 다음 보호막(180)을 사진 식각 공정으로 복수의 접촉구(182, 185)를 형성한다. 이때 감광성을 가지는 유기막일 경우에는 사진 공정만으로 접촉구를 형성할 수 있다.
이어, 도 7 및 도 8에 도시한 바와 같이, 기판(110)에 ITO 또는 IZO 등의 투명한 도전 물질을 증착하고, 마스크를 이용한 사진 식각 공정으로 식각하여 접촉구(182)를 통해 데이터선의 한쪽 끝부분과 각각 연결되는 접촉 보조 부재(82), 접촉구(185)를 통해 드레인 전극(175)과 연결되는 화소 전극(190)을 형성한다.
[제3 실시예]
이상 설명한 실시예와 달리 액정 표시 장치의 박막 트랜지스터 표시판에는 색필터가 함께 형성될 수 있다. 이러한 본 발명의 실시예에 따른 박막 트랜지스터 표시판은 도 14 및 도 15에 도시한 바와 같이, 색필터를 제외하고 대부분의 단층 구 조가 제1 실시예와 동일하다.
도 14는 본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 15는 도 14의 XV-XV'선을 따라 자른 단면도이다.
그러나 제3 실시예에서는 제1 및 제2 실시예와 달리 보호막(801) 위에 색필터(230R, 230G, 230B)가 형성되어 있다. 색필터(230R, 230G, 230B)는 데이터선(171)에 의해 구획되는 화소 열을 따라 데이터선(171)과 나란한 방향으로 적, 녹, 청색 색필터(230R, 230G, 230B)가 길게 뻗어 있으며, 화소 열에 교번하여 형성되어 있다.
여기서 적, 녹, 청색 색필터(230R, 230G, 230B)는 외부 회로와 접합되는 게이트선(121) 또는 데이터선(171)의 끝부분에는 형성하지 않는다. 그리고 이들(230R, 230G, 230B)의 가장자리는 데이터선(171) 상부에서 중첩되어 있다. 이처럼 색필터(230R, 230G, 230B)의 가장자리를 중첩하여 형성함으로써 화소 영역의 사이에서 누설되는 빛을 차단하는 기능을 가지며, 데이터선(171)의 상부에서는 적, 녹, 청의 색필터를 함께 중첩하여 배치할 수도 있다.
그리고 색필터(230R, 230G, 230B)의 아래 또는 위에 층간 절연막(601, 602)이 더 형성되어 있다. 층간 절연막(601, 602)은 색필터(230R, 230G, 230B)의 안료가 반도체층(154) 또는 화소 전극(190)으로 유입되는 것을 방지한다.
이처럼 색필터가 박막 트랜지스터 표시판에 형성되면 상부 표시판에 블랙 매트릭스를 박막 트랜지스터 표시판에만 형성할 수 있으므로, 화소의 개구율을 증가시킨다.
이상 설명한 본 발명의 실시예 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 도 16a 내지 도 17a를 참조하여 상세히 설명한다.
도 16a 및 도 17a은 제3 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법 중 중간 단계에서의 배치도이고, 도 16b는 도 16a의 XVIb-XVIb'선을 따라 자른 단면도이고, 도 17b는 도 17a의 XVIIb-XVIIb'선을 따라 자른 단면도이다.
먼저, 제1 실시예의 도 3a 내지 도 5b에 도시한 바와 같이, 투명한 절연 기판(110) 위에 알루미늄막(121a, 124a), 계면층(200), 몰리브덴막(121b, 124b)로 이루어지는 게이트선(121)을 형성한다. 그리고 게이트서(121, 124) 위에 게이트 절연막(140), 반도체층(151, 154), 저항성 접촉층(161, 163, 165), 데이터선(171), 드레인 전극(175)을 형성한다.
그런 다음 도 16a 및 도 16b에 도시한 바와 같이, 적, 녹, 청색 안료를 포함하는 감광성 유기 물질을 각각 차례로 도포하고 각각의 사진 공정을 통하여 적, 녹, 청색 색필터(230R, 230G, 230B)를 차례로 형성한다. 이때 질화 규소 또는 산화 규소 등의 무기 물질을 적층하여 보호막(601)을 형성한 후 색필터를 형성할 수 있다. 이는 색필터의 안료로부터 반도체층을 보호한다.
마스크를 이용한 사진 공정으로 적, 녹, 청색 색필터(230R, 230G, 230B)를 형성할 때 드레인 전극(175) 및 유지 축전기용 도전체(177)와 대응하는 부분에 개구부(235, 237)를 형성한다.
이후, 도 17a 및 도 17b에 도시한 바와 같이, 색필터(230R, 230G, 230B)의 상부에 4.0 이하의 저유전율을 가지는 유기 물질을 도포하여 층간 절연막(602)을 형 성한다.
그런 다음 층간 절연막(601, 602)을 마스크를 이용한 사진 식각 공정으로 패터닝하여 개구부(235, 237)를 노출하는 접촉구(182, 185, 187)를 형성한다.
이후 도 15 및 도 16에서 보는 바와 같이, 기판(110)에 ITO 또는 IZO 등의 투명한 도전 물질을 증착하고, 사진 식각 공정으로 개구부(235, 237) 및 접촉구(185, 187)를 통해 드레인 전극(175)과 연결되는 화소 전극(190)을 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이와 같이, 본 발명에서는 상, 하부막 사이에 상부막의 물질이 하부막의 물질로 일정한 농도 기울기를 가지고 변화하는 계면층을 형성하여 상, 하부막의 막질 차이로 인한 언더컷, 오버행잉, 마우스 비트 등의 불량을 최소화한다. 따라서 저항이 증가하지 않으므로 신호 지연이 없는 고품질의 박막 트랜지스터 표시판을 제공할 수 있다.
Claims (16)
- 절연 기판 위에 형성되며 절연되어 교차하는 게이트선 및 데이터선,상기 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터,상기 박막 트랜지스터와 연결되어 있는 화소 전극을 포함하고,상기 게이트선 또는 데이터선 중 적어도 하나는 제1 도전층, 제2 도전층 및 상기 제1 및 제2 도전층 사이에 위치하며 상기 제1 및 제2 도전층을 이루는 도전 물질을 동시에 포함하는 제1 계면층을 포함하는 박막 트랜지스터 표시판.
- 제1항에서,상기 계면층을 이루는 상기 제1 및 제2 도전층을 이루는 물질의 혼합 비율은 반비례 관계인 박막 트랜지스터 표시판.
- 제1항에서,상기 절연 기판 위에 형성되며 상기 화소 전극 아래에 위치하는 적, 녹, 청의 색필터를 더 포함하는 박막 트랜지스터 표시판.
- 제1항에서,상기 박막 트랜지스터는 상기 게이트선의 일부인 게이트 전극, 상기 데이터선의 일부인 소스 전극, 상기 화소 전극과 연결된 드레인 전극 및 상기 게이트 전극 과 상기 소스 전극 및 상기 드레인 전극 사이에 배치되어 있는 반도체를 포함하는 박막 트랜지스터 표시판.
- 제4항에서,상기 소스 전극과 상기 드레인 전극 사이를 제외한 상기 반도체는 상기 데이터선과 상기 드레인 전극과 동일한 평면 패턴을 가지는 박막 트랜지스터 표시판.
- 제1항에서,상기 제1 도전층은 알루미늄으로 이루어져 있고,상기 제2 도전층은 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo) 중 하나로 이루어진 박막 트랜지스터 표시판.
- 제6항에서,상기 데이터선은상기 알루미늄으로 이루어진 제1 도전층 아래에 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo) 중 하나로 이루어진 제3 도전층,상기 제1 도전층과 상기 제3 도전층 사이에 위치하며 상기 제1 및 제3 도전층을 이루는 도전 물질을 동시에 포함하는 제2 계면층을 더 포함하는 박막 트랜지스터 표시판.
- 제1항 또는 제7항에서,상기 계면층 및 제1 계면층은 상기 제1 내지 제3 도전층 중 어느 한 층 두께의 1/10이하로 형성되어 있는 박막 트랜지스터 표시판.
- 기판 위에 게이트선을 형성하는 단계,상기 게이트선과 절연되어 교차하는 데이터선을 형성하는 단계,상기 게이트선 및 데이터선과 연결되는 박막 트랜지스터를 형성하는 단계,상기 박막 트랜지스터와 연결되는 화소 전극을 형성하는 단계를 포함하고,상기 게이트선 또는 상기 데이터선 중 적어도 하나는 제1 도전층을 형성하는 단계,상기 제1 도전층 위에 제2 도전층을 형성하는 단계,상기 제1 및 제2 도전층 사이에 상기 제1 및 제2 도전층을 이루는 물질을 가지는 제1 계면층을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제9항에서,상기 제1 도전층을 형성하는 단계 전에 제3 도전층을 형성하는 단계,상기 제3 도전층 위에 제2 계면층을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제9항에서,상기 계면층은 공동 스퍼터링 방법으로 형성하는 박막 트랜지스터 표시판의 제조 방법.
- 제11항에서,상기 공동 스퍼터링 방법은 상기 제1 및 제2 도전층을 형성하기 위한 제1 및 제2 금속 타켓이 함께 있으며, 상기 제1 금속 타켓과 상기 제2 금속 타켓에 걸리는 파워가 반비례 관계인 박막 트랜지스터 표시판의 제조 방법.
- 제10항에서,상기 제2 계면층은 공동 스퍼터링 방법으로 형성하는 박막 트랜지스터 표시판의 제조 방법.
- 제13항에서,상기 공동 스퍼터링 방법은 상기 제1 내지 제3 도전층을 형성하기 위한 제1 내지 제3 금속 타켓이 함께 있으며, 상기 제1 금속 타켓과 상기 제2 금속 타켓 및 상기 제2 금속 타켓과 상기 제3 금속 타켓에 걸리는 파워가 반비례 관계인 박막 트랜지스터 표시판의 제조 방법.
- 제9항에서,상기 제1 도전층은 알루미늄으로 형성하고,상기 제2 도전층은 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo) 중 하나로 형성하는 박막 트랜지스터 표시판의 제조 방법.
- 제10항에서,상기 제3 도전층은 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo) 중 하나로 형성하는 박막 트랜지스터 표시판의 제조 방법.
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