KR20060010461A - 저전압소자의 제조방법 - Google Patents

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Abstract

본 발명은 고전압 공정 내의 저전압소자의 제조방법에 관해 개시한 것으로서, 제 1n웰 및 p웰이 구비된 반도체기판을 제공하는 단계와, 기판의 제 1n웰에 제 2n웰 포토 및 이온주입 공정을 추가하는 단계와, 결과물에 소자격리막을 형성하는 단계와, 소자격리막을 포함한 기판 위에 각각의 게이트전극을 형성하는 단계와, 게이트전극을 마스크로 하여 소오스 및 드레인용 이온주입을 선택적으로 실시하여 각각의 n형 소오스 및 드레인과, p형 소오스 및 드레인을 형성하는 단계와, n형 소오스 및 드레인과 p형 소오스 및 드레인과 연결되는 각각의 배선을 형성하는 단계를 포함한다.
따라서, 본 발명은 PMOS에서 제 2n웰 포토 및 이온주입 공정을 추가함으로써, 기존의 고전압공정에서의 저전압 소자의 최소 채널길이를 2.0㎛에서 1.4㎛까지 감소시킬 수 있다.

Description

저전압소자의 제조방법{method for fabricating logic device}
도 1a 내지 도 1d는 본 발명에 따른 저전압소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2 및 도 5는 본 발명의 방법을 적용한 저전압소자의 특성을 설명하기 위한 그래프.
본 발명은 저전압소자의 제조방법에 관한 것으로서, 보다 구체적으로는 고전압 공정의 저전압 소자에서 채널길이를 감소시켜 전류 구동능력을 향상시킬 수 있는 저전압소자의 제조방법에 관한 것이다.
통상적으로, 200V 고전압 공정의 저전압 소자는 최소 채널길이(minimun channel length)로서 2.0㎛ 크기를 가지며, 낮은 전류 구동능력에 의해 최근 LCD(liquid crystal display) 드라이버(driver) IC의 추세인 고속 인터페이스(interface) 회로 운용에 적용이 용이하지 못하는 단점이 있다.
그러나, BV(breakdown voltage)의 급격한 감소 및 누설전류의 문제로 인해 최소 채널길이를 2.0㎛이하로 더 이상 감소시키지 못한다.
한편, 200V 고전압공정에서의 저전압소자의 최소 채널길이를 감소시키기 위하여 저전압소자의 구조를 변경하는 방법도 있지만, 이에 따른 다수의 공정 추가 및 공정비용을 상승시키는 문제점이 있다.
따라서, 상기 문제점을 해결하고자, 본 발명의 목적은 PMOS에서 N웰에 제 2N웰 포토 및 이온주입 공정을 추가함으로써, 기존의 고전압공정에서의 저전압 소자의 최소 채널길이를 2.0㎛에서 1.4㎛까지 감소시킬 수 있는 저전압소자의 제조방법을 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명에 따른 저전압소자의 제조방법은 제 1n웰 및 p웰이 구비된 반도체기판을 제공하는 단계와, 기판의 제 1n웰에 제 2n웰 포토 및 이온주입 공정을 추가하는 단계와, 결과물에 소자격리막을 형성하는 단계와, 소자격리막을 포함한 기판 위에 각각의 게이트전극을 형성하는 단계와, 게이트전극을 마스크로 하여 소오스 및 드레인용 이온주입을 선택적으로 실시하여 각각의 n형 소오스 및 드레인과, p형 소오스 및 드레인을 형성하는 단계와, n형 소오스 및 드레인과 p형 소오스 및 드레인과 연결되는 각각의 배선을 형성하는 단계를 포함하는 것을 특징으로 한다
본 발명은 PMOS에서 제 2n웰 포토 및 이온주입 공정을 추가함으로써, 기존의 고전압공정에서의 저전압 소자의 최소 채널길이를 2.0㎛에서 1.4㎛까지 감소시킬 수 있다. 따라서, 전류 구동능력을 향상시키고 소자 크기의 축소에 따른 칩수의 향 상을 가져온다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명에 따른 저전압소자의 제조방법에 대해 자세하게 설명하기로 한다.
도 1a 내지 도 1d는 본 발명에 따른 저전압소자의 제조방법을 설명하기 위한 공정별 단면도로서, 도면의 왼쪽부위는 NMOS형성영역을 나타내고, 오른쪽 부위는 PMOS영역을 나타낸 것이다.
본 발명에 따른 저전압소자의 제조방법은, 도 1a에 도시된 바와 같이, p형 반도체기판(11) 위에 선택적으로 웰 형성용 이온주입을 선택적으로 실시하여 NMOS형성영역에 P웰(13)을 형성하고 PMOS영역에 제 1n웰(15)을 각각 형성한다.
이어, 도 1b에 도시된 바와 같이, P웰(13)영역을 덮은 상태에서 제 1n웰(15)에 선택적으로 제 2n웰 형성을 위한 포토 및 이온주입공정을 진행하여 제 2n웰(16)을 형성한다. 여기서, 제 2n웰(16)은 저전압소자의 PMOS영역만을 디파인(define)하는 추가적 공정으로서, 고전압영역이 아닌 영역의 드론(drawn) n웰로 정의된다.
그런다음, 상기 제 2n웰(16)을 포함한 기판의 필드영역(미도시)에 공지의 LOCOS(LOCal Oxidation of Silicon)공정을 실시하여 각각의 소자격리막(17)을 형성한다.
이후, 도 1c에 도시된 바와 같이, 소자격리막(17)을 포함한 기판 위에 게이트산화막을 개재시켜 각각의 게이트전극(19)을 형성한다. 이어, 상기 게이트전극 (19)을 마스크로 하여 n형 소오스 및 드레인용 이온주입을 실시하여 n형 소오스 및 드레인(21)을 형성하고 나서, 다시 게이트전극(19)을 마스크로 하여 p형 소오스 및 드레인용 이온주입을 실시하여 p형 소오스 및 드레인(23)을 형성한다.
그런다음, 도 1d에 도시된 바와 같이, 상기 기판 전면에 층간절연막(미도시)을 증착한 후, 층간절연막을 선택적으로 식각하여 각각의 n형 소오스 및 드레인(21)과 p형 소오스 및 드레인(23)을 노출시킨다.
이후, 상기 구조 전면에 금속막(미도시)을 증착하고 나서 상기 금속막을 에치백 또는 연마하여 상기 노출된 각각의 n형 소오스 및 드레인(21)과 p형 소오스 및 드레인(23)을 채워 전기적으로 연결되는 배선(25)을 형성한다.
도 2 및 도 5는 본 발명의 방법을 적용한 저전압소자의 특성을 설명하기 위한 그래프이다.
여기서, 도 2는 NMOS에서 IV곡선을 보인 그래프이고, 도 4는 PMOS에서 IV곡선을 보인 그래프이다. 또한, 도 4는 저전압 NMOS에서 VT를 보인 그래프이고, 도 5는 저전압 PMOS에서 VT를 보인 그래프이다.
본 발명은, 도 5에 도시된 바와 같이, 제 2n웰 이온주입 공정 조건 및 저전압 PMOS소자의 VT 튜닝(turning)을 위한 실험을 통해 새로운 최소 채널길이인 1.4㎛ PMOS소자에서 적합한 수준의 VT를 얻을 수 있다.
또한, 도 4에 도시된 바와 같이, 저전압 소자의 NMOS의 경우, 기존 공정 조건에서 최소 채널길이 크기를 실험한 결과, 1.2㎛에서 불안정한 전기적 특성을 보이므로, 1.4㎛크기로의 감소는 충분한 마진(margin)을 가진다. 즉, 최소 채널길이 1.4㎛에서도 저전압소자의 전기적 특성(브레이크 다운 전압, 오프 커런트 등)이 우수한 결과를 얻는다.
본 발명에 따르면, PMOS에서 제 2n웰 포토 및 이온주입 공정을 추가함으로써, 기존의 2.0㎛에서 1.4㎛ 크기까지 최소 채널길이를 감소시킬 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 PMOS에서 제 2n웰 포토 및 이온주입 공정을 추가함으로써, 기존의 고전압공정에서의 저전압 소자의 최소 채널길이를 2.0㎛에서 1.4㎛까지 감소시킬 수 있다.
따라서, 전류 구동능력을 향상시키고 소자 크기의 축소에 따른 칩수의 향상을 가져올 수 있다.
또한, 본 발명의 방법을 적용하게 되면 고속 인터페이스회로의 운용이 가능한 이점이 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (1)

  1. 제 1n웰 및 p웰이 구비된 반도체기판을 제공하는 단계와,
    상기 기판의 제 1n웰에 제 2n웰 포토 및 이온주입 공정을 추가하는 단계와,
    상기 결과물에 소자격리막을 형성하는 단계와,
    상기 소자격리막을 포함한 기판 위에 각각의 게이트전극을 형성하는 단계와,
    상기 게이트전극을 마스크로 하여 소오스 및 드레인용 이온주입을 선택적으로 실시하여 각각의 n형 소오스 및 드레인과, p형 소오스 및 드레인을 형성하는 단계와,
    상기 n형 소오스 및 드레인과 p형 소오스 및 드레인과 연결되는 각각의 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 저전압소자의 제조방법.
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