KR20060008166A - 보호막을 갖는 자기 램 셀 제조방법들 - Google Patents

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    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Abstract

보호막을 갖는 자기 램 셀 제조방법들을 제공한다. 이 방법들은 반도체기판 상에 하부전극을 구비한다. 상기 하부전극 상에 피닝층, 고정층, 터널링 절연층 및 자유층을 차례로 형성한다. 상기 자유층, 터널링 절연층, 고정층 및 피닝층을 차례로 패터닝하여 자기터널접합 구조체를 형성한다. 상기 자기터널접합 구조체를 갖는 반도체기판 상에 콘포말한 금속막을 형성한다. 상기 금속막을 산화, 질화 또는 산질화시켜 보호막을 형성한다.
자기 램 셀, 자기터널접합 구조체, 보호막, 금속막, 산화

Description

보호막을 갖는 자기 램 셀 제조방법들{Methods of forming magnetic random access memory cell having protecting layer}
도 1a 내지 도 1h는 본 발명의 실시예에 따른 자기 램 셀의 제조방법들을 설명하기 위한 단면도들이다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 자기 램 셀의 제조방법들을 설명하기 위한 단면도들이다.
도 3은 본 발명의 실시예에 따른 보호막을 갖는 자기 램 셀들 및 종래기술에 따른 자기 램 셀들의 자기터널접합 구조체들의 저항 산포를 비교한 그래프이다.
본 발명은 반도체소자의 제조방법 관한 것으로서, 특히 보호막을 갖는 자기 램 셀 제조방법들에 관한 것이다.
정보들을 저장하는 반도체 기억소자들은 일반적으로 휘발성 기억소자들 또는 비휘발성 기억소자들로 분류될 수 있다. 휘발성 기억소자들은 전원공급이 차단될 때 저장된 정보들이 소멸되는 데 반하여, 비휘발성 기억소자들은 전원공급이 차단될지라도 저장된 정보들을 그대로 유지한다. 이에 따라, 플래쉬 메모리 소자들, 에스램(SRAM; static random access memory) 소자들, 강유전체 램(FeRAM; ferroelectric random access memory) 소자들 및 자기 램(MRAM; magnetic random access memory) 소자들을 포함하는 비휘발성 메모리 소자들은 저장된 정보들을 유지함과 동시에 전력소모를 감소시키기 위하여 메모리 카드들, 이동통신 단말기들 및 기타 전자제품들에 사용되어져왔다.
한편, 자기 램 소자는 자기터널접합(magnetic tunnel junction; MTJ) 구조체들을 채택하는 복수개의 메모리 셀들을 포함한다. 상기 자기터널접합 구조체는 하부전극 상에 적층된 고정강자성층 패턴, 터널링 절연층 패턴 및 자유강자성층 패턴을 포함한다. 상기 고정강자성층 패턴과 상기 자유강자성층 패턴의 자화 방향에 따라 상기 터널링 절연층 패턴을 흐르는 전류량에 차이가 발생한다. 상기 자기 램 소자는 상기 고정강자성층 패턴과 상기 자유강자성층 패턴의 자화 방향의 차이를 이용하여 정보를 저장한다.
종래에는 반도체 기판 상부에 하부전극막, 피닝층, 고정층, 터널링 절연층, 자유층 및 상부전극막을 차례로 적층하고, 이들을 사진 및 식각 공정으로 순차적으로 패터닝하여 하부전극, 피닝층 패턴, 고정층 패턴, 터널링 절연층 패턴, 자유층 패턴 및 상부전극을 형성하여 자기터널접합 구조체를 제조한다.
이어, 자기터널접합 구조체를 갖는 반도체기판 상에 층간절연막을 형성하게 된다. 상기 층간절연막은 실리콘 산화막 또는 실리콘 산질화막으로 형성할 수 있다. 상기 층간절연막은 화학기상증착법(CVD)에 의해 형성된다. 따라서, 상기 자기터널접합 구조체의 측벽들은 상기 층간절연막 형성 공정에서 고온의 산소가스 분 위기에 그대로 노출되게 된다. 그 결과, 강자성층으로 형성된 상기 고정층 패턴 및 자유층 패턴이 산소와 반응하여 자성 특성이 열화되는 현상이 발생한다. 또한, 상기 터널링 절연층 패턴의 경우 통상 20Å 이하의 매우 얇은 산화막으로 형성하게 되는데 상기 고온 공정에서 측벽들이 열화되면서 고정층 패턴과 자유층 패턴 사이에 단락이 발생할 수 도 있다. 상기 고정층 패턴과 상기 자유층 패턴의 단락은 자화 방향에 따라 상기 터널링 절연층 패턴을 흐르는 전류의 차이를 이용하는 자기 램 소자에서 소자 불량을 초래한다.
따라서, 자기터널접합 구조체의 특성 열화를 방지할 수 있는 자기 램 셀 제조방법에 대한 연구가 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 자기터널접합 구조체의 특성 열화를 방지할 수 있는 자기 램 셀의 제조방법들을 제공하는데 있다.
본 발명의 실시예들은 보호막을 갖는 자기 램 셀 제조방법들을 제공한다. 이 방법들은 반도체기판 상에 하부전극을 형성하는 것을 포함한다. 상기 하부전극 상에 피닝층, 고정층, 터널링 절연층 및 자유층을 차례로 형성한다. 상기 자유층, 터널링 절연층, 고정층 및 피닝층을 차례로 패터닝하여 자기터널접합 구조체를 형성한다. 상기 자기터널접합 구조체를 갖는 반도체기판 상에 콘포말한 금속막을 형성한다. 상기 금속막을 산화, 질화 또는 산질화시켜 보호막을 형성한다.
상기 자유층 상에 상부전극막을 형성하는 것을 더 포함할 수 있다. 이어, 상 기 상부전극막, 자유층, 터널링 절연층, 고정층 및 피닝층을 차례로 패터닝하여 상부전극 및 자기터널접합 구조체를 형성할 수 있다. 상기 상부전극 및 상기 자기터널접합 구조체를 갖는 반도체기판 상에 콘포말한 금속막을 형성할 수 있다.
상기 피닝층은 이리디움 망간층(IrMn), 철망간층(FeMn) 및 백금 망간층(PtMn)으로 이루어진 일 군중 선택된 어느 하나의 반강자성체층(anti-ferromagnetic layer)으로 형성될 수 있다.
상기 고정층은 코발트철층(CoFe), 니켈철층(NiFe) 및 코발트철보론층(CoFeB)으로 이루어진 일 군중 선택된 어느 하나의 강자성체층으로 형성될 수 있다. 이와는 달리, 상기 고정층은 합성 반강자성층(synthetic anti-ferromagnetic layer)으로 형성할 수 있다. 즉, 상기 고정층은 하부 강자성체층, 반강자성 커플링 스페이서층(anti-ferromagnetic coupling spacer layer) 및 상부 강자성체층을 차례로 적층시키어 형성할 수 있다. 이 경우에, 상기 하부 강자성체층은 코발트철층(CoFe), 니켈철층(NiFe) 및 코발트철보론층(CoFeB)으로 이루어진 일 군중 선택된 어느 하나의 강자성체층으로 형성할 수 있고, 상기 반강자성 커플링 스페이서층은 루테니움층(Ru), 로듐층(Rh), 이리디움층(Ir) 또는 크롬층(Cr)으로 형성할 수 있다. 상기 상부 강자성체층 역시 코발트철층(CoFe), 니켈철층(NiFe) 및 코발트철보론층(CoFeB)으로 이루어진 일 군중 선택된 어느 하나의 강자성체층으로 형성할 수 있다.
상기 터널링 절연층은 알루미늄 산화층으로 형성될 수 있다.
상기 자유층은 코발트철층(CoFe), 니켈철층(NiFe) 및 코발트철보론층 (CoFeB)으로 이루어진 일 군중 선택된 어느 하나의 강자성체층으로 형성될 수 있다. 이와는 달리, 상기 자유층은 합성 반강자성층(synthetic anti-ferromagnetic layer)으로 형성할 수 있다. 즉, 상기 자유층은 하부 강자성체층, 반강자성 커플링 스페이서층(anti-ferromagnetic coupling spacer layer) 및 상부 강자성체층을 차례로 적층시키어 형성할 수 있다. 이 경우에, 상기 하부 강자성체층은 코발트철층(CoFe), 니켈철층(NiFe) 및 코발트철보론층(CoFeB)으로 이루어진 일 군중 선택된 어느 하나의 강자성체층으로 형성할 수 있고, 상기 반강자성 커플링 스페이서층은 루테니움층(Ru), 로듐층(Rh), 이리디움층(Ir) 또는 크롬층(Cr)으로 형성할 수 있다. 상기 상부 강자성체층 역시 코발트철층(CoFe), 니켈철층(NiFe) 및 코발트철보론층(CoFeB)으로 이루어진 일 군중 선택된 어느 하나의 강자성체층으로 형성할 수 있다.
상기 자기터널접합 구조체는 차례로 적층된 피닝층 패턴, 고정층 패턴, 터널링 절연층 패턴 및 자유층 패턴으로 형성될 수 있다.
상기 금속막은 Al, Mg, Si, Ti, Cr, Ni, Zn, Ge, Y, Zr, Hf 및 Ta로 이루어진 일 군중 선택된 어느 하나의 금속으로 형성하는 것이 바람직하다.
상기 보호막은 금속 산화막, 금속 질화막 또는 금속 산질화막으로 형성될 수 있다.
상기 금속막은 스퍼터링 방법으로 형성될 수 있다. 상기 스퍼터링 시 기판의 온도가 300도 이하인 것이 바람직하다.
상기 금속막을 산화, 질화 또는 산질화시키는 것은 플라즈마 또는 레디컬 (radical)을 이용할 수 있다. 또한, 상기 금속막을 산화, 질화 또는 산질화시키는 것은 산화는 산소 또는 오존 가스 분위기, 질화는 질소 가스 분위기 및 산질화는 산화질소 가스 분위기에서 행해질 수 있다.
상기 보호막을 갖는 반도체기판 상에 콘포말한 금속막을 형성하고, 상기 금속막을 산화, 질화 또는 산질화시켜 보호막을 형성하는 공정을 적어도 1회 이상 반복하여 행하는 것을 더 포함할 수 있다.
본 발명의 다른 실시예들은 보호막을 갖는 자기 램 셀 제조방법들을 제공한다. 이 방법들은 반도체기판 상에 하부전극을 형성하는 것을 포함한다. 상기 하부전극 상에 피닝층, 고정층, 터널링 절연층 및 자유층을 차례로 형성한다. 상기 자유층, 터널링 절연층, 고정층 및 피닝층을 차례로 패터닝하여 자기터널접합 구조체를 형성한다. 상기 자기터널접합 구조체를 갖는 반도체기판 상에 원자층 증착법(ALD)을 이용하여 보호막을 형성한다.
상기 자유층 상에 상부전극막을 형성하는 것을 더 포함할 수 있다. 이어, 상기 상부전극막, 자유층, 터널링 절연층, 고정층 및 피닝층을 차례로 패터닝하여 상부전극 및 자기터널접합 구조체를 형성할 수 있다. 상기 상부전극 및 상기 자기터널접합 구조체를 갖는 반도체기판 상에 원자층 증착법을 이용하여 보호막을 형성할 수 있다.
상기 원자층 증착법은 300도 이하의 저온 원자층 증착법을 사용하는 것이 바람직하다.
상기 보호막은 금속 산화막, 금속 질화막 또는 금속 산질화막으로 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 설명의 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 자기 램 셀의 제조방법들을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체기판(1) 상에 제 1 층간절연막(3)을 형성한다. 상기 제 1 층간절연막(3) 상에 디지트 라인막을 형성한 후, 패터닝하여 디지트 라인(5)을 형성한다. 상기 디지트 라인(5)은 알루미늄, 텅스텐 또는 구리 물질로 형성하는 것이 바람직하다. 상기 디지트 라인(5)을 갖는 반도체기판 상에 제 2 층간절연막(7)을 형성한다. 상기 제 2 층간절연막(7) 및 제 1 층간절연막(3)을 차례로 패터닝하여 상기 반도체기판(1)을 노출시키는 하부전극 콘택홀을 형성한다. 이어, 상기 하부전극 콘택홀 내부를 채우는 하부전극 콘택 플러그(10)를 형성한다. 상기 하부전극 콘택 플러그(10)를 갖는 반도체기판 상에 하부전극막(15)을 형성한다. 상기 하부전극막(15)은 탄탈륨층, 타이타늄층, 이리듐층 및 이들의 질화물층들로 이루어진 일 군중 선택된 어느 하나의 도전층으로 형성할 수 있다.
상기 하부전극막(15) 상에 피닝층(20), 고정층(25), 터널링 절연층(30) 및 자유층(35)을 차례로 형성한다. 상기 피닝층(20)은 이리디움 망간층(IrMn), 철망간층(FeMn) 및 백금 망간층(PtMn)으로 이루어진 일 군중 선택된 어느 하나의 반강자성체층(anti- ferromagnetic layer)으로 형성될 수 있다. 상기 고정층(25)은 코발트철층(CoFe), 니켈철층(NiFe) 및 코발트철보론층(CoFeB)으로 이루어진 일 군중 선택된 어느 하나의 강자성체층으로 형성될 수 있다. 이와는 달리, 상기 고정층은 합성 반강자성층(synthetic anti-ferromagnetic layer)으로 형성할 수 있다. 즉, 상기 고정층은 하부 강자성체층, 반강자성 커플링 스페이서층(anti-ferromagnetic coupling spacer layer) 및 상부 강자성체층을 차례로 적층시키어 형성할 수 있다. 이 경우에, 상기 하부 강자성체층은 코발트철층(CoFe), 니켈철층(NiFe) 및 코발트철보론층(CoFeB)으로 이루어진 일 군중 선택된 어느 하나의 강자성체층으로 형성할 수 있고, 상기 반강자성 커플링 스페이서층은 루테니움층(Ru), 로듐층(Rh), 이리디움층(Ir) 또는 크롬층(Cr)으로 형성할 수 있다. 상기 상부 강자성체층 역시 코발트철층(CoFe), 니켈철층(NiFe) 및 코발트철보론층(CoFeB)으로 이루어진 일 군중 선택된 어느 하나의 강자성체층으로 형성할 수 있다.
상기 터널링 절연층(30)은 알루미늄 산화층으로 형성될 수 있다. 상기 자유층(35)은 코발트철층(CoFe), 니켈철층(NiFe) 및 코발트철보론층(CoFeB)으로 이루어진 일 군중 선택된 어느 하나의 강자성체층으로 형성될 수 있다. 이와는 달리, 상기 자유층은 합성 반강자성층(synthetic anti-ferromagnetic layer)으로 형성할 수 있다. 즉, 상기 자유층은 하부 강자성체층, 반강자성 커플링 스페이서층(anti- ferromagnetic coupling spacer layer) 및 상부 강자성체층을 차례로 적층시키어 형성할 수 있다. 이 경우에, 상기 하부 강자성체층은 코발트철층(CoFe), 니켈철층(NiFe) 및 코발트철보론층(CoFeB)으로 이루어진 일 군중 선택된 어느 하나의 강자성체층으로 형성할 수 있고, 상기 반강자성 커플링 스페이서층은 루테니움층(Ru), 로듐층(Rh), 이리디움층(Ir) 또는 크롬층(Cr)으로 형성할 수 있다. 상기 상부 강자성체층 역시 코발트철층(CoFe), 니켈철층(NiFe) 및 코발트철보론층(CoFeB)으로 이루어진 일 군중 선택된 어느 하나의 강자성체층으로 형성할 수 있다. 상기 자유층(35) 상에 상부전극막(40)을 형성한다. 상기 상부전극막(40)은 도전층으로 형성할 수 있다.
도 1b를 참조하면, 상기 상부전극막(40), 자유층(35), 터널링 절연층(30), 고정층(25) 및 피닝층(20)을 차례로 패터닝하여 상기 디지트 라인(5) 상부에 위치하는 상부전극(40a) 및 자기터널접합 구조체(M2)를 형성한다. 상기 자기터널접합 구조체(M2)는 차례로 적층된 피닝층 패턴(20a), 고정층 패턴(25a), 터널링 절연층 패턴(30a) 및 자유층 패턴(35a)으로 구성된다.
도 1c를 참조하면, 상기 자기터널접합 구조체(M2)를 갖는 반도체기판 상에 콘포말한 제 1 금속막(45)을 형성한다. 상기 제 1 금속막(45)은 Al, Mg, Si, Ti, Cr, Ni, Zn, Ge, Y, Zr, Hf 및 Ta로 이루어진 일 군중 선택된 어느 하나의 금속으로 형성하는 것이 바람직하다. 상기 제 1 금속막(45)은 스퍼터링 방법으로 형성될 수 있다. 상기 스퍼터링 시 기판의 온도가 300도 이하인 것이 바람직하다.
이어, 상기 제 1 금속막(45)을 산소 또는 오존 가스 분위기에서 산화시킬 수 있다. 또는 이와 달리, 상기 제 1 금속막(45)을 질소 가스 분위기에서 질화시키거나 또는 산화질소 가스 분위기에서 산질화시킬 수 도 있다. 상기 제 1 금속막(45)을 산화, 질화 또는 산질화시키는 것은 플라즈마 또는 레디컬(radical) 반응을 이용할 수 있다.
도 1d를 참조하면, 그 결과, 상기 제 1 금속막(45)이 산화되어 제 1 보호막(45a)이 형성된다. 상기 제 1 보호막(45a)은 금속 산화막, 금속 질화막 또는 금속 산질화막으로 형성될 수 있다.
도 1e를 참조하면, 도 1c에서 설명한 바와 같이 동일한 방법으로, 상기 제 1 보호막(45a)을 갖는 반도체기판 상에 콘포말한 제 2 금속막(47)을 더 형성할 수 도 있다. 상기 제 2 금속막(47)은 Al, Mg, Si, Ti, Cr, Ni, Zn, Ge, Y, Zr, Hf 및 Ta로 이루어진 일 군중 선택된 어느 하나의 금속으로 형성할 수 있다. 이어, 상기 제 2 금속막(47)을 산소 또는 오존 가스 분위기에서 산화시킬 수 있다. 또는 이와 달리, 상기 제 2 금속막(47)을 질소 가스 분위기에서 질화시키거나 또는 산화질소 가스 분위기에서 산질화시킬 수 도 있다. 상기 제 2 금속막(47)을 산화, 질화 또는 산질화시키는 것은 플라즈마 또는 레디컬(radical)을 이용할 수 있다.
도 1f를 참조하면, 그 결과, 상기 제 2 금속막(47)이 산화되어 제 2 보호막(47a)이 형성된다. 상기 제 2 보호막(47a)은 금속 산화막, 금속 질화막 또는 금속 산질화막으로 형성될 수 있다. 원하는 두께의 보호막을 형성하기 위해 도 1e 및 도 1f 공정을 여러 번 반복할 수 도 있다.
도 1g를 참조하면, 상기 제 2 보호막(47a), 제 1 보호막(45a) 및 하부전극막 (15)을 차례로 패터닝한다. 그 결과, 상기 하부전극 콘택 플러그(10)와 접촉하면서 상기 자기터널접합 구조체(M2) 하부에 위치하는 하부전극(15a)이 형성된다. 또한 이와 동시에 상기 상부전극(40a) 및 상기 자기터털접합 구조체(M2)를 덮는 보호막 패턴(P1)이 형성된다. 상기 보호막 패턴(P1)은 차례로 적층된 제 1 보호막 패턴(45b) 및 제 2 보호막 패턴(47b)으로 구성된다. 상기 보호막 패턴(P1)은 이후 공정에서 상기 자기터널접합 구조체(M2)의 측벽들을 보호하기 위해 형성된다.
상기 보호막 패턴(P1)을 갖는 반도체기판 상에 상부 층간절연막을 형성한 후, 평탄화시킨다. 그 결과, 평탄화된 상부 층간절연막(50)이 형성된다. 상기 상부 층간절연막(50)은 실리콘 산화막 또는 실리콘 산질화막으로 형성할 수 있다. 상기 상부 층간절연막(50)은 CVD 방법을 이용하여 형성할 수 있다. 이때, 상기 자기터널접합 구조체(M2)는 상기 보호막 패턴(P1)에 의해 보호되어 있으므로 고온 공정 및 산소와의 반응에 의한 열화현상이 발생하는 것을 방지할 수 있게 된다.
도 1h를 참조하면, 상기 상부 층간절연막(50) 및 상기 보호막 패턴(P1)을 패터닝하여 상기 상부전극(40a)을 일부 노출시키는 상부전극 콘택홀을 형성한다. 이어, 상기 상부전극 콘택홀을 채우는 상부전극 콘택 플러그(55)를 형성한다. 상기 상부전극 콘택 플러그(55)를 갖는 반도체 기판 상에 비트 라인막을 형성한다. 상기 비트 라인막을 패터닝하여 상기 디지트 라인(5)과 상기 자기터널접합 구조체(M2)를 사이에 두고 서로 수직으로 교차하는 비트 라인(60)을 형성한다. 상기 비트 라인(60)은 알루미늄, 텅스텐 또는 구리 물질로 형성할 수 있다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 자기 램 셀의 제조방법들을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 도 1a 및 도 1b에서 설명한 바와 같이 동일한 공정을 진행하여 반도체기판(1) 상에 제 1 층간절연막(3)을 형성한다. 상기 제 1 층간절연막(3) 상에 디지트 라인(5)을 형성한다. 상기 디지트 라인(5)은 알루미늄, 텅스텐 또는 구리 물질로 형성하는 것이 바람직하다. 상기 디지트 라인(5)을 갖는 반도체기판 상에 제 2 층간절연막(7)을 형성한다. 상기 제 2 층간절연막(7) 및 제 1 층간절연막(3)을 차례로 관통하여 상기 반도체기판(1)과 접촉하는 하부전극 콘택 플러그(10)를 형성한다. 상기 하부전극 콘택 플러그(10)를 갖는 반도체기판 상에 하부전극막(15)을 형성한다.
상기 하부전극막(15) 상에 상기 디지트 라인(5) 상부에 위치하는 차례로 적층된 자기터널접합 구조체(M2) 및 상부전극(40a)을 형성한다. 상기 자기터널접합 구조체(M2)는 차례로 적층된 피닝층 패턴(20a), 고정층 패턴(25a), 터널링 절연층 패턴(30a) 및 자유층 패턴(35a)으로 구성된다.
상기 피닝층 패턴(20a)은 이리디움 망간층(IrMn), 철망간층(FeMn) 및 백금 망간층(PtMn)으로 이루어진 일 군중 선택된 어느 하나의 반강자성체층(anti- ferromagnetic layer)으로 형성될 수 있다.
상기 고정층 패턴(25a)은 코발트철층(CoFe), 니켈철층(NiFe) 및 코발트철보론층(CoFeB)으로 이루어진 일 군중 선택된 어느 하나의 강자성체층으로 형성될 수 있다. 이와는 달리, 상기 고정층 패턴(25a)은 합성 반강자성층(synthetic anti-ferromagnetic layer)으로 형성할 수 있다. 즉, 상기 고정층 패턴(25a)은 하부 강 자성체층, 반강자성 커플링 스페이서층(anti-ferromagnetic coupling spacer layer) 및 상부 강자성체층을 차례로 적층시키어 형성할 수 있다. 이 경우에, 상기 하부 강자성체층은 코발트철층(CoFe), 니켈철층(NiFe) 및 코발트철보론층(CoFeB)으로 이루어진 일 군중 선택된 어느 하나의 강자성체층으로 형성할 수 있고, 상기 반강자성 커플링 스페이서층은 루테니움층(Ru), 로듐층(Rh), 이리디움층(Ir) 또는 크롬층(Cr)으로 형성할 수 있다. 상기 상부 강자성체층 역시 코발트철층(CoFe), 니켈철층(NiFe) 및 코발트철보론층(CoFeB)으로 이루어진 일 군중 선택된 어느 하나의 강자성체층으로 형성할 수 있다.
상기 터널링 절연층 패턴(30a)은 알루미늄 산화층으로 형성될 수 있다. 상기 자유층 패턴(35a)은 코발트철층(CoFe), 니켈철층(NiFe) 및 코발트철보론층(CoFeB)으로 이루어진 일 군중 선택된 어느 하나의 강자성체층으로 형성될 수 있다. 이와는 달리, 상기 자유층 패턴(30a)은 합성 반강자성층(synthetic anti-ferromagnetic layer)으로 형성할 수 있다. 즉, 상기 자유층 패턴(30a)은 하부 강자성체층, 반강자성 커플링 스페이서층(anti-ferromagnetic coupling spacer layer) 및 상부 강자성체층을 차례로 적층시키어 형성할 수 있다. 이 경우에, 상기 하부 강자성체층은 코발트철층(CoFe), 니켈철층(NiFe) 및 코발트철보론층(CoFeB)으로 이루어진 일 군중 선택된 어느 하나의 강자성체층으로 형성할 수 있고, 상기 반강자성 커플링 스페이서층은 루테니움층(Ru), 로듐층(Rh), 이리디움층(Ir) 또는 크롬층(Cr)으로 형성할 수 있다. 상기 상부 강자성체층 역시 코발트철층(CoFe), 니켈철층(NiFe) 및 코발트철보론층(CoFeB)으로 이루어진 일 군중 선택된 어느 하나의 강자성체층으로 형성할 수 있다.
상기 자기터널접합 구조체(M2) 및 상부전극(40a)을 갖는 반도체기판 상에 원자층 증착법을 이용하여 보호막(65)을 형성한다. 상기 보호막(65)은 금속 산화막, 금속 질화막 또는 금속 산질화막으로 형성할 수 있다. 상기 원자층 증착법은 300도 이하의 저온 원자층 증착법을 사용하는 것이 바람직하다. 상기 보호막(65)은 300도 이하의 저온 원자층 증착법을 사용하여 형성되므로 상기 보호막(65)이 형성되는 공정에서 상기 자기터널접합 구조체(M2)의 열화현상을 방지할 수 있다. 또한 상기 보호막(65)은 이후 공정에서 상기 자기터널접합 구조체(M2)의 측벽들을 보호함으로써 상기 자기터널접합 구조체(M2)의 특성을 그대로 유지할 수 있게 한다.
도 2b를 참조하면, 도 1g 및 도 1h에서 설명한 바와 같이, 동일한 공정을 진행하여 상기 하부전극 콘택 플러그(10)와 접촉하면서 상기 자기터널접합 구조체(M2) 하부에 위치하는 하부전극(15a)을 형성한다. 또한, 이와 동시에 상기 상부전극(40a) 및 상기 자기터털접합 구조체(M2)를 덮는 보호막 패턴(65a)을 형성한다. 상기 보호막 패턴(65a)은 이후 공정에서 상기 자기터널접합 구조체(M2)의 측벽들을 보호하기 위해 형성된다.
상기 보호막 패턴(65a)을 갖는 반도체기판 상에 평탄화된 상부 층간절연막(50)을 형성한다. 상기 상부 층간절연막(50)은 실리콘 산화막 또는 실리콘 산질화막으로 형성할 수 있다. 상기 상부 층간절연막(50)은 CVD 방법을 이용하여 형성할 수 있다. 이때, 상기 자기터널접합 구조체(M2)는 상기 보호막 패턴(65a)에 의해 보호되어 있으므로 고온 공정 및 산소와의 반응에 의한 열화현상이 발생하는 것을 방 지할 수 있게 된다.
상기 상부 층간절연막(50) 및 상기 보호막 패턴(65a)을 관통하여 상기 상부전극(40a)과 전기적으로 접촉하는 상부전극 콘택 플러그(55)를 형성한다. 상기 상부전극 콘택 플러그(55)를 갖는 반도체 기판 상에 비트 라인(60)을 형성한다. 상기 비트 라인(60)은 상기 디지트 라인(5)과 상기 자기터널접합 구조체(M2)를 사이에 두고 서로 수직으로 교차되도록 형성한다. 상기 비트 라인(60)은 알루미늄, 텅스텐 또는 구리 물질로 형성할 수 있다.
도 3은 본 발명의 실시예에 따른 보호막을 갖는 자기 램 셀들 및 종래기술에 따른 자기 램 셀들의 자기터널접합 구조체들의 저항 산포를 비교한 그래프이다.
도 3을 참조하면, 시편 A는 종래기술에 따른 보호막이 없는 자기터널접합 구조체를 갖는 자기 램 셀들을 나타내며, 시편 B는 도 1a 내지 도 1h에서 설명한 바와 같이, 본 발명의 실시예에 따라 자기터널접합 구조체를 형성하고, 상기 자기터널접합 구조체를 덮는 알루미늄 금속막을 형성한 후 산화시키어 보호막으로 알루미늄 산화막을 형성한 자기 램 셀들을 나타낸다.
시편 A 및 시편 B의 자기터널접합 구조체들의 저항 산포를 분석한 결과, 시편 B가 시편 A에 비해 좁은 저항 산포를 나타내고 있는 것을 알 수 있다. 이에 반해 시편 A는 매우 큰 저항 산포를 나타내고 있다. 이는 시편 B의 경우 자기터널접합 구조체의 보호막인 알루미늄 산화막에 의해 이후 고온의 층간절연막 형성 공정에서 상기 자기터널접합 구조체의 특성이 열화되는 것을 방지할 수 있기 때문에 그래프에서 나타난 바와 같이 셀들 간의 좁은 저항 산포를 나타내었다. 반면, 시편 A 는 자기터널접합 구조체의 측벽들이 이후 고온의 층간절연막 형성 공정에서 모두 노출됨으로써 산소 등과 반응하여 자기터널접합 구조체의 특성이 열화되게 된다. 따라서, 자기 램 셀들 간에 균일하지 못한 큰 저항 산포를 갖게 된다.
전술한 바와 같이 이루어지는 본 발명은, 자기터널접합 구조체를 형성한 후 이후 공정에서 상기 자기터널접합 구조체를 보호하기 위한 보호막을 형성함으로써 자기터널접합 구조체의 특성 열화를 방지할 수 있게 된다. 따라서, 셀들 간의 균일한 특성을 갖는 우수한 성능의 자기 램 소자의 제작이 가능해 진다.

Claims (18)

  1. 반도체기판 상에 하부전극을 형성하고,
    상기 하부전극 상에 피닝층, 고정층, 터널링 절연층 및 자유층을 차례로 형성하고,
    상기 자유층, 터널링 절연층, 고정층 및 피닝층을 차례로 패터닝하여 자기터널접합 구조체를 형성하고,
    상기 자기터널접합 구조체를 갖는 반도체기판 상에 콘포말한 금속막을 형성하고,
    상기 금속막을 산화, 질화 또는 산질화시켜 보호막을 형성하는 것을 포함하는 자기 램 셀 제조방법.
  2. 제 1 항에 있어서,
    상기 자유층 상에 상부전극막을 형성하는 것을 더 포함하고,
    상기 상부전극막, 자유층, 터널링 절연층, 고정층 및 피닝층을 차례로 패터닝하여 상부전극 및 자기터널접합 구조체를 형성하고,
    상기 상부전극 및 상기 자기터널접합 구조체를 갖는 반도체기판 상에 콘포말한 금속막을 형성하는 것을 특징으로 하는 자기 램 셀 제조방법.
  3. 제 1 항에 있어서,
    상기 피닝층은 이리디움 망간층(IrMn), 철망간층(FeMn) 및 백금 망간층(PtMn)으로 이루어진 일 군중 선택된 어느 하나의 반강자성체층(anti-ferromagnetic layer)으로 형성되는 것을 특징으로 하는 자기 램 셀 제조방법.
  4. 제 1 항에 있어서,
    상기 고정층은 코발트철층(CoFe), 니켈철층(NiFe) 및 코발트철보론층(CoFeB)으로 이루어진 일 군중 선택된 어느 하나의 단일 강자성체층으로 형성하거나 합성 반강자성체층(SAF layer)으로 형성하는 것을 특징으로 하는 자기 램 셀 제조방법.
  5. 제 1 항에 있어서,
    상기 터널링 절연층은 알루미늄 산화층으로 형성되는 것을 특징으로 하는 자기 램 셀 제조방법.
  6. 제 1 항에 있어서,
    상기 자유층은 코발트철층(CoFe), 니켈철층(NiFe) 및 코발트철보론층(CoFeB)으로 이루어진 일 군중 선택된 어느 하나의 단일 강자성체층으로 형성하거나 합성 반강자성체층으로 형성하는 것을 특징으로 하는 자기 램 셀 제조방법.
  7. 제 1 항에 있어서,
    상기 자기터널접합 구조체는 차례로 적층된 피닝층 패턴, 고정층 패턴, 터널링 절연층 패턴 및 자유층 패턴으로 형성되는 것을 특징으로 하는 자기 램 셀 제조방법.
  8. 제 1 항에 있어서,
    상기 금속막은 Al, Mg, Si, Ti, Cr, Ni, Zn, Ge, Y, Zr, Hf 및 Ta로 이루어진 일 군중 선택된 어느 하나의 금속으로 형성하는 것을 특징으로 하는 자기 램 셀 제조방법.
  9. 제 8 항에 있어서,
    상기 보호막은 금속 산화막, 금속 질화막 또는 금속 산질화막으로 형성되는 것을 특징으로 하는 자기 램 셀 제조방법.
  10. 제 1 항에 있어서,
    상기 금속막은 스퍼터링 방법으로 형성되는 것을 특징으로 하는 자기 램 셀 제조방법.
  11. 제 10 항에 있어서,
    상기 스퍼터링 시 기판의 온도가 300도 이하인 것을 특징으로 하는 자기 램 셀 제조방법.
  12. 제 1 항에 있어서,
    상기 금속막을 산화, 질화 또는 산질화시키는 것은
    플라즈마 또는 레디컬(radical)을 이용하는 것을 특징으로 하는 자기 램 셀 제조방법.
  13. 제 12 항에 있어서,
    상기 금속막을 산화, 질화 또는 산질화시키는 것은
    산화는 산소 또는 오존 가스 분위기, 질화는 질소 가스 분위기 및 산질화는 산화질소 가스 분위기에서 행해지는 것을 특징으로 하는 자기 램 셀 제조방법.
  14. 제 1 항에 있어서,
    상기 보호막을 갖는 반도체기판 상에 콘포말한 금속막을 형성하고, 상기 금속막을 산화, 질화 또는 산질화시켜 보호막을 형성하는 공정을 적어도 1회 이상 반복하여 행하는 것을 더 포함하는 자기 램 셀 제조방법.
  15. 반도체기판 상에 하부전극을 형성하고,
    상기 하부전극 상에 피닝층, 고정층, 터널링 절연층 및 자유층을 차례로 형성하고,
    상기 자유층, 터널링 절연층, 고정층 및 피닝층을 차례로 패터닝하여 자기터 널접합 구조체를 형성하고,
    상기 자기터널접합 구조체를 갖는 반도체기판 상에 원자층 증착법을 이용하여 보호막을 형성하는 것을 포함하는 자기 램 셀 제조방법.
  16. 제 15 항에 있어서,
    상기 자유층 상에 상부전극막을 형성하는 것을 더 포함하고,
    상기 상부전극막, 자유층, 터널링 절연층, 고정층 및 피닝층을 차례로 패터닝하여 상부전극 및 자기터널접합 구조체를 형성하고,
    상기 상부전극 및 상기 자기터널접합 구조체를 갖는 반도체기판 상에 원자층 증착법을 이용하여 보호막을 형성하는 것을 특징으로 하는 자기 램 셀 제조방법.
  17. 제 15 항에 있어서,
    상기 원자층 증착법은 300도 이하의 저온 원자층 증착법을 사용하는 것을 특징으로 하는 자기 램 셀 제조방법.
  18. 제 15 항에 있어서,
    상기 보호막은 금속 산화막, 금속 질화막 또는 금속 산질화막으로 형성되는 것을 특징으로 하는 자기 램 셀 제조방법.
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100586265B1 (ko) * 2005-03-09 2006-06-08 학교법인고려중앙학원 비정질 코발트-철-실리콘-보론 자유층을 구비하는 자기 터널 접합
KR100586267B1 (ko) * 2005-03-09 2006-06-08 학교법인고려중앙학원 비정질 니켈-철-실리콘-보론 자유층을 구비하는 자기 터널접합
KR100774444B1 (ko) * 2006-05-02 2007-11-08 한양대학교 산학협력단 비휘발성 폴리머 메모리 소자의 특성을 향상시키기 위한수분투과 억제층 형성방법
KR20110105208A (ko) * 2010-03-18 2011-09-26 삼성전자주식회사 자기 메모리 소자 및 그 형성방법
KR20150051795A (ko) * 2013-11-05 2015-05-13 삼성전자주식회사 반도체 소자
US9484529B2 (en) 2010-04-21 2016-11-01 Samsung Electronics Co., Ltd. Magnetic memory device
WO2017052627A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Strained perpendicular magnetic tunnel junction devices
KR20180045951A (ko) * 2016-10-26 2018-05-08 에스케이하이닉스 주식회사 전자 장치 및 제조 방법
US10026890B2 (en) 2015-09-30 2018-07-17 Samsung Electronics Co., Ltd. Magnetoresistive random access memory device and method of manufacturing the same
US10468585B1 (en) 2018-05-31 2019-11-05 International Business Machines Corporation Dual function magnetic tunnel junction pillar encapsulation

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100586267B1 (ko) * 2005-03-09 2006-06-08 학교법인고려중앙학원 비정질 니켈-철-실리콘-보론 자유층을 구비하는 자기 터널접합
KR100586265B1 (ko) * 2005-03-09 2006-06-08 학교법인고려중앙학원 비정질 코발트-철-실리콘-보론 자유층을 구비하는 자기 터널 접합
KR100774444B1 (ko) * 2006-05-02 2007-11-08 한양대학교 산학협력단 비휘발성 폴리머 메모리 소자의 특성을 향상시키기 위한수분투과 억제층 형성방법
KR20110105208A (ko) * 2010-03-18 2011-09-26 삼성전자주식회사 자기 메모리 소자 및 그 형성방법
US9484529B2 (en) 2010-04-21 2016-11-01 Samsung Electronics Co., Ltd. Magnetic memory device
US9806027B2 (en) 2013-11-05 2017-10-31 Samsung Electronics Co., Ltd. Semiconductor device
KR20150051795A (ko) * 2013-11-05 2015-05-13 삼성전자주식회사 반도체 소자
CN107924992A (zh) * 2015-09-25 2018-04-17 英特尔公司 应变垂直磁隧道结器件
WO2017052627A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Strained perpendicular magnetic tunnel junction devices
US10636960B2 (en) 2015-09-25 2020-04-28 Intel Corporation Strained perpendicular magnetic tunnel junction devices
CN107924992B (zh) * 2015-09-25 2023-04-07 英特尔公司 应变垂直磁隧道结器件
US10026890B2 (en) 2015-09-30 2018-07-17 Samsung Electronics Co., Ltd. Magnetoresistive random access memory device and method of manufacturing the same
US10249816B2 (en) 2015-09-30 2019-04-02 Samsung Electronics Co., Ltd. Magnetoresistive random access memory device
KR20180045951A (ko) * 2016-10-26 2018-05-08 에스케이하이닉스 주식회사 전자 장치 및 제조 방법
US10559422B2 (en) 2016-10-26 2020-02-11 SK Hynix Inc. Electronic device and method for fabricating the same using treatment with nitrogen and hydrogen
US10468585B1 (en) 2018-05-31 2019-11-05 International Business Machines Corporation Dual function magnetic tunnel junction pillar encapsulation
US10971675B2 (en) 2018-05-31 2021-04-06 International Business Machines Corporation Dual function magnetic tunnel junction pillar encapsulation

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