KR20060007231A - 반도체 메모리 소자의 제조 방법 - Google Patents

Abstract

반도체 메모리 소자의 제조 방법이 제공된다. 반도체 메모리 소자의 제조 방법은, 먼저, 반도체 기판 상에 몰드 산화막을 형성한다. 다음, 몰드 산화막을 패터닝하여 스토리지 노드 전극 형성 영역을 한정한다. 이어, 스토리지 노드 전극 형성 영역 및 몰드 산화막 상부에 스토리지 노드 전극용 도전층을 증착한다. 다음, 스토리지 노드 전극용 도전층 상부에 버퍼 절연막을 형성한다. 이어, 버퍼 절연막 및 스토리지 노드 전극용 도전층을 식각하여 스토리지 노드 전극을 형성한다. 다음, 버퍼 절연막 및 몰드 산화막을 에치백하여 스토리지 노드 전극보다 낮은 높이로 형성하여 스토리지 노드 전극의 상부를 노출시킨다. 이어, 노출된 스토리지 노드 전극 상에 선택적 에피 성장 방식을 이용하여 절연물질로 이루어진 캡층을 형성한다.

스토리지 노드 전극, 캡층, 에피텍셜

Description

반도체 메모리 소자의 제조 방법{Manufacturing method for semiconductor memory device}

도 1 내지 도 5는 본 발명의 일실시예에 따른 반도체 메모리 소자의 제조 방법을 공정순서에 따라 도시한 단면도들이다.

(도면의 주요부분에 대한 부호의 설명)

10: 반도체 기판 20: 층간 절연막

21: 스토리지 노드 콘택 패드 30: 몰드 산화막

31: 스토리지 노드 전극 31a: 스토리지 노드 전극용 도전층

40: 버퍼 절연막 50: 캡층

본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 스토리지 노드 전극의 쓰러짐을 방지할 수 있는 반도체 메모리 소자의 제조 방법에 관한 것이다.

반도체 소자가 고집적화됨에 따라 단위 셀이 차지하는 면적이 감소하고 있다. 한편, 디램의 구동 능력은 캐패시터의 캐패시턴스에 의해 결정되므로, 캐패시 터가 차지하는 면적이 감소에도 불구하고 캐패시턴스를 증가시키기 위한 다양한 노력이 계속되고 있다.

캐패시터의 스토리지 노드 전극의 유효 면적을 증가시키기 위하여, 전극의 표면에 반구형 입자(HSG)막과 같은 것을 형성하여 단위 넓이 당 표면적을 증대시키는 노력뿐만 아니라, 실린더형(cylinder type), 핀형(fin type), 또는 박스형(box type)과 같이 입체적으로 스토리지 노드 전극을 형성하는 방법이 널리 사용되고 있다.

한편, 상기 실린더형 스토리지 노드 전극의 경우는, 다음과 같은 문제점이 있었다. 구체적으로, 최근 반도체 메모리 소자의 집적도가 계속적으로 증가함에 따라 배선의 피치(pitch) 및 스토리지 노드 전극 사이의 거리 및 스토리지 전극의 폭은 감소되고 있다. 그러나 스토리지 노드 전극은 높은 커패시턴스를 갖는 커패시터를 형성하기 위하여 그 높이를 증대시켜야 한다.

이에 따라, 스토리지 노드 전극의 종횡비가 증가하게 되어 약간의 충격이 가해지더라도 스토리지 노드 전극이 인접한 다른 스토리지 노드 전극쪽으로 쓰러지는 현상(Leaning fail)이 발생되는 문제점이 있었다.

상기 스토리지 노드 전극의 쓰러짐 현상에 의하여 인접 스토리지 노드 전극간 전기적인 쇼트가 발생하여 공정 불량을 유발하고 있다.

본 발명이 이루고자 하는 기술적 과제는, 스토리지 전극간에 미세 피치를 유지하면서, 스토리지 노드 전극의 쓰러짐 현상(Leaning fail)에 따른 인접한 스토리 지 노드 전극간의 전기적 쇼트(short) 현상을 방지할 수 있는 반도체 메모리 소자에 적합한 제조 방법을 제공하는데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는, 인접한 스토리지 노드 전극간의 쇼트 현상을 방지하기 위한 캡층을 용이하게 형성할 수 있는 반도체 메모리 소자의 제조 방법을 제공하는데 있다.

상기한 기술적 과제들을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 제조 방법은, 먼저, 반도체 기판 상에 몰드 산화막을 형성한다. 다음, 상기 몰드 산화막을 패터닝하여 스토리지 노드 전극 형성 영역을 한정한다. 이어, 상기 스토리지 노드 전극 형성 영역 및 상기 몰드 산화막 상부에 스토리지 노드 전극용 도전층을 증착한다. 다음, 상기 스토리지 노드 전극용 도전층 상부에 버퍼 절연막을 형성한다. 이어, 상기 버퍼 절연막 및 상기 스토리지 노드 전극용 도전층을 식각하여 스토리지 노드 전극을 형성한다. 다음, 상기 버퍼 절연막 및 상기 몰드 산화막을 에치백하여 상기 스토리지 노드 전극보다 낮은 높이로 형성하여 상기 스토리지 노드 전극의 상부를 노출시킨다. 이어, 상기 노출된 스토리지 노드 전극 상에 선택적 에피 성장 방식을 이용하여 절연물질로 이루어진 캡층을 형성한다.

여기서, 상기 캡층은 도핑되지 않은 실리콘층인 것이 바람직하다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

먼저, 도 1 내지 도 5를 참조하여, 본 발명의 일실시예에 따른 반도체 메모리 소자의 제조 방법을 설명한다.

도 1 내지 도 5는 본 발명의 일실시예에 따른 반도체 메모리 소자의 제조 방법을 공정순서에 따라 도시한 단면도들이다.

본 발명의 일실시예에 따른 반도체 메모리 소자의 제조 방법은, 도 1에 도시된 바와 같이, 먼저, 모스 트랜지스터와 같은 반도체 소자(미도시)가 구비된 반도체 기판(10) 상부에 층간 절연막(20)을 형성한다. 이어, 상기 층간 절연막(20) 내부의 소정 부분, 바람직하게는 상기 모스 트랜지스터의 소스 영역(미도시)과 콘택되도록 스토리지 노드 콘택 패드(21)를 공지의 방식으로 형성한다.

여기서, 상기 스토리지 노드 콘택 패드(21)는 상기 모스 트랜지스터의 소스 영역과 후속 공정에서 형성될 스토리지 노드 전극(31)을 전기적으로 연결시킨다.

다음, 식각 저지용막(미도시)을 결과물의 전면에 증착한다. 그 위에 형성하고자 하는 커패시터의 높이만큼 몰드 산화막(30)을 증착한 다음 포토리소그라피 공정을 이용하여 스토리지 노드 전극(31)이 형성될 영역을 한정하는 패턴을 형성한 다. 이 패턴을 이용하여 스토리지 노드 전극(31)이 형성될 부분의 몰드 산화막(30)을 식각 저지용막이 드러날 때까지 식각한다. 다음, 드러난 식각 저지용막을 제거하여 스토리지 노드 콘택 패드(21)를 노출시킨다. 상기 결과물 전면에 스토리지 노드 전극용 도전층(31a)을 정합적으로 증착한다. 상기 스토리지 전극용 도전층(31a)의 물질로는 도핑된 폴리 실리콘 등이 사용된다.

다음, 도 2에 도시된 바와 같이, 상기 스토리지 노드 전극용 도전층(31a) 상에 버퍼 절연막(40)을 증착한다.

이어, 도 3에 도시된 바와 같이, 상기 버퍼 절연막(40), 스토리지 노드 전극용 도전층(31a)을 화학적 기계적 연마(CMP: Chemical mechanical polishing) 등의 방법으로 식각하여 노드가 분리되도록 스토리지 노드 전극(31)을 형성한다.

여기서, 상기 스토리지 노드 전극(31)은 단면을 도시한 것으로 실질적으로 실린더 형태를 갖는다.

다음, 도 4에 도시된 바와 같이, 몰드 산화막(30) 및 버퍼 절연막(40)이 상기 스토리지 노드 전극(31) 보다 더 낮은 높이가 되도록 에치백(Etch back) 방식을 이용하여 식각한다. 이때, 상기 스토리지 노드 전극(31)의 상부는 외부로 노출된다.

다음, 도 5에 도시된 바와 같이, 상기 노출된 스토리지 노드 전극(31) 상에 선택적 에피 성장(Selective epitaxial growth) 방식을 진행하여 절연물질로 이루어진 캡층(capping layer)(50)을 형성한다.

상기 캡층(50)은 도핑되지 않은 실리콘층(Undoped Si)으로 에피텍셜 성장에 의하여 버섯 모양의 형태로 형성된다.

상기 캡층(50)은 상기 스토리지 노드 전극(31)의 쓰러짐 현상(Leaning)이 발상하여도 절연 역할을 수행하여 인접한 스토리지 노드 전극(31) 간에는 전기적인 절연상태를 유지하게 된다.

다음, 후속 공정인 플레이트 폴리(Plate Poly) 공정을 진행한다.

그러므로, 본 발명의 일실시예에 따르면, 상기 에피텍셜 방식으로 성장된 캡층에 의하여 스토리지 노드 전극의 쓰러짐 현상이 발생하여도 인접한 스토리지 노드 전극간에는 전기적인 절연상태를 유지하여 전기적 쇼트 등에 의한 반도체 메모리 소자의 공정 불량을 방지할 수 이다.

이상, 본 발명을 바람직한 실시예를 들어 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

상술한 바와 같이, 본 발명에 따르면, 스토리지 노드 전극의 쓰러짐 현상(Leaning)에 따른 인접한 스토리지 노드 전극간의 전기적 쇼트(short) 현상을 방지할 수 있다. 또한, 인접한 스토리지 노드 전극간의 쇼트 현상을 방지하기 위한 캡층을 용이하게 형성할 수 있다.

Claims (2)

1. 반도체 기판 상에 몰드 산화막을 형성하는 단계;

   상기 몰드 산화막을 패터닝하여 스토리지 노드 전극 형성 영역을 한정하는 단계;

   상기 스토리지 노드 전극 형성 영역 및 상기 몰드 산화막 상부에 스토리지 노드 전극용 도전층을 증착하는 단계;

   상기 스토리지 노드 전극용 도전층 상부에 버퍼 절연막을 형성하는 단계;

   상기 버퍼 절연막 및 상기 스토리지 노드 전극용 도전층을 식각하여 스토리지 노드 전극을 형성하는 단계;

   상기 버퍼 절연막 및 상기 몰드 산화막을 에치백하여 상기 스토리지 노드 전극보다 낮은 높이로 형성하여 상기 스토리지 노드 전극의 상부를 노출시키는 단계; 및

   상기 노출된 스토리지 노드 전극 상에 선택적 에피 성장 방식을 이용하여 절연물질로 이루어진 캡층을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
2. 제1항에서,

   상기 캡층은 도핑되지 않은 실리콘층인 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.

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