KR20050119518A - 저정전용량 칩 배리스터 및 이의 제조 방법 - Google Patents

저정전용량 칩 배리스터 및 이의 제조 방법 Download PDF

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KR20050119518A
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Abstract

본 발명은 칩 배리스터 및 이의 제조 방법에 관한 것으로, 본 발명은 낮은 유전율을 갖는 캐패시터 시트 사이에 극소 두께의 배리스터 시트가 형성된 시트 적층물과 시트 적층물의 양 측면에 형성된 단자 전극을 포함하는 단판형 칩 배리스터를 형성함으로써, 칩 배리스터의 정전용량을 줄일 수 있고, 소정의 펀칭 공정 또는 인쇄 공정을 통해 배리스터 시트 폭을 캐패시터 시트 보다 더 작게 형성하여, 칩 배리스터 외부로 배리스터 시트가 노출되어 발생하는 전기적 특성상의 문제를 해결할 수 있으며, 1pF이하의 정전용량값을 갖는 칩 배리스터를 구현할 수 있고, 이로써, 고주파를 통해 들어오는 정전기는 차단할 수 있고, 고주파환경에서 순수한 캐패시터의 역할도 할 수 있는 칩 배리스터 및 이의 제조 방법을 제공한다.

Description

저정전용량 칩 배리스터 및 이의 제조 방법{Low capacitance chip varistor and method of manufacturing the same}
본 발명은 칩 배리스터 및 이의 제조 방법에 관한 것으로, 특히, 수 pF이하의 정전용량을 갖는 칩 배리스터 및 이의 제조 방법에 관한 것이다.
최근 전자기기가 디지털화되면서 외부에서 유입하는 이상전압에 의해 회로가 파손되는 경우가 발생될 수 있으며, 이러한 이상전압의 원인으로는 낙뢰, 인체에 대전된 정전기 방전, 회로 내에서 발생하는 스위칭 전압 등 다양하다. 이러한 이상전압으로부터 회로를 보호하기 위해 전압 비선형성 저항소자(이하, '배리스터'라 칭함)를 사용한다. 배리스터는 매우 높은 비 선형성 전류전압 곡선 특성을 보이므로, 과도 전압이 발생할 경우 회로를 보호하는 역할을 한다.
최근 통신, 정보기기, AV 기기를 중심으로 고주파화, 디지털화, 고집적화, 복합화, 경박단소화, 저가화가 급진전되면서 점점더 정전기에 취약해 짐으로해서, 칩 배리스터의 수요 및 필요성이 더욱 증가하고 있다.
특히, 최근 휴대폰의 송수신 주파수가 GHz 이상의 고주파화 되고있고, 휴대폰내에 들어가는 고가의 반도체칩이 고집적화에 따른 정전기 취약성은 날로 더해가고 있어 과거에는 별문제가 되지 않던 안테나나 데이터(Data) 전송 포트(Port)를 통한 정전기의 유입도 차단해야될 필요성이 대두되고 있다.
즉, 상기의 필요성을 충족시키기 위해 칩 배리스터는 휴대폰의 안테나 단을 통해 들어오는 고주파의 정전기를 차단할 수 있어야 하고, 고주파환경에서 순수한 캐패시터의 역할을 할 수 있어야 한다.
이를 위해서는 극소의 정전용량을 갖는 칩 배리스터가 필요하게 된다. 하지만, 종래의 배리스터 조성물이 갖는 기본적인 유전율로 인해 극소의 정전 용량을 갖는 칩 배리스터를 구현하기 어려운 문제가 있었다. 이에 현재, 저 정전용량의 칩 배리스터를 구현하기 위해 유전율이 낮으면서 배리스터 특성이 얻어지는 조성물을 개발하거나, 특수한 구조의 적층 구조를 갖는 칩 배리스터를 구형하고자 하는 연구가 활발히 진행중이다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 유전율이 낮은 캐패시터 조성물의 세라믹 시트를 주된 적층 시트로 사용하고, 그 사이에 한층의 배리스터 시트를 적층하여 저 정전용량을 갖는 칩 배리스터 및 이의 제조 방법을 제공한다.
본 발명에 따른 하부 캐패시터 시트, 배리스터 시트 및 상부 캐패시터 시트가 순차적으로 적층된 시트 적층물 및 상기 시트 적층물의 양측에 형성된 제 1 및 제 2 단자 전극을 포함하는 칩 배리스터를 제공한다.
바람직하게, 상기 상부 및 하부 캐패시터 시트로 유전율이 10 내지 30인 세라믹 시트를 사용할 수 있다.
또한, 내부에 배리스터 시트가 포함된 시트 적층물 및 상기 시트 적층물의 양측면에 형성된 제 1 및 제 2 단자전극을 포함하되, 상기 제 1 및 제 2 단자 전극이 형성될 영역을 제외한 상기 시트 적층물의 측면으로 상기 배리스터 시트가 노출되지 않는 칩 배리스터를 제공한다.
바람직하게, 상기 배리스터 시트는 10 내지 50㎛ 두께로 형성한다.
바람직하게, 상기 시트 적층물은 상기 배리스터 시트가 인쇄된 상부 또는 하부 캐패시터 시트를 적층하여 형성하되, 상기 배리스터 시트의 폭이 상기 상부 및 하부 캐패시터 시트보다 더 좁게되도록 형성할 수 있다.
바람직하게, 상기 시트 적층물은 하부 캐패시터 시트, 상기 배리스터 시트 및 상부 캐패시터 시트를 적층하여 형성하되, 상기 단자 전극과 접속될 영역을 제외한 영역의 상기 배리스터 시트의 일부가 리세스 되도록 형성할 수 있다.
바람직하게, 상기 상부 및 하부 캐패시터 시트로 유전율이 10 내지 30인 세라믹 시트를 사용할 수 있다.
또한, 상부 및 하부 캐패시터 시트와 배리스터 시트를 제조하는 단계와, 상기 상부 및 하부 캐패시터 시트와 상기 배리스터 시트를 적층, 소성하여 시트 적층물을 형성하는 단계 및 상기 시트 적층물 양측에 단자 전극을 형성하는 단계를 포함하는 칩 배리스터 제조 방법을 제공한다.
바람직하게, 상기 배리스터 시트의 제조는, 상기 상부 및 하부 캐패시터 시트와 동일한 크기의 상기 배리스터 시트를 제조하는 단계 및 상기 단자 전극과 접속될 영역을 제외한 영역의 상기 배리스터 시트의 일부를 제거하는 단계를 포함할 수 있다.
또한, 상부 및 하부 캐패시터 시트를 제조하는 단계와, 상기 상부 또는 하부 캐패시터 시트에 배리스터 시트를 인쇄하는 단계와, 상기 배리스터 시트가 인쇄된 상기 상부 및 하부 캐패시터 시트를 적층, 소성하여 시트 적층물을 형성하는 단계 및 상기 시트 적층물 양측에 단자 전극을 형성하는 단계를 포함하는 칩 배리스터 제조 방법을 제공한다.
바람직하게, 상기 배리스터 시트를 인쇄는 배리스터 시트용 페이스트와 스크린 인쇄 방법을 이용하여 실시할 수 있다.
바람직하게, 상기 상부 및 하부 캐패시터 시트로 유전율이 10 내지 30인 세라믹 시트를 사용하고, 상기 배리스터 시트로 10 내지 50㎛ 두께의 시트를 사용할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
칩 배리스터의 정전용량은 칩 배리스터를 구성하는 조성물의 유전율과 칩의 두께 및 면적에 크게 유지된다. 이하 도면을 참조하여 이에 관해 설명한다.
도 1 및 도 2는 칩 배리스터의 정전용량을 설명하기 위한 개념도들이다.
도 1 및 도 2를 참조하면, 칩 배리스터의 정전용량을 수식으로 표시하면 다음과 같다.
C = ε×εr×A/L
C는 칩 캐패시터의 정전용량을 지칭하고, ε은 진공에서의 유전 상수를 지칭하고, εr은 유전체 재료의 유전상수를 지칭하고, A는 전극의 면적을 지칭하고, L은 전극과 전극 사이의 거리를 지칭한다.
수식을 참조하면, 칩 배리스터의 정전용량은 전극 면적(A)에 비례하고, 전극과 전극 사이의 거리(L)에 반비례하고, 재료의 고유 유전율에 비례한다.
동일 사이즈의 칩으로 동일 정전용량을 비교할 경우, 도 1의 단판형은 상기 수식에 의한 단판형의 정전용량만을 갖고 있지만, 도 2의 적층형은 기본적으로 단판형의 정전용량 뿐만 아니라 적층으로 기인한 정전용량(도 2의 L'와 A'에 의한 값)까지 가지고 있다. 따라서, 저 정전용량을 갖는 칩 배리스터를 구현하기 위해서는 적층형 보다는 단판형을 사용하는 것이 바람직하다.
본 발명은 유전율이 낮은 캐패시터 시트를 주된 적층 시트로 사용하고, 그 가운데에 배리스터 시트를 단층 적층하여 배리스터 특성도 구현하면서 저 정전용량값도 구현할 수 있다.
본 발명의 칩 배리스터는 내부에 배리스터 시트가 포함된 시트 적층물과, 시트 적층물의 양측에 형성된 제 1 및 제 2 단자 전극을 포함하되, 캐패시터 시트로 유전율이 배리스터 시트 보다 10 내지 40배 낮은 시트를 사용한다. 또한 10 내지 50㎛ 두께의 배리스터 시트를 사용한다.
도 3a 내지 도 3c는 본 발명이 제 1 실시예에 따른 칩 배리스터 및 이의 제조 방법을 설명하기 위한 제조 공정도들이다.
도 3a를 참조하면, 상부 및 하부 캐패시터 시트(10 및 30)와 배리스터 시트(20)를 제조한다.
칩 배리스터의 정전용량을 최소하기 위해 유전율이 10 내지 30인 세라믹 시트를 캐패시터 시트(10 및 30)로 사용하고, 약 10 내지 50㎛ 두께의 배리스터 시트(20)를 사용한다. 이로써, 칩 배리스터의 정전용량을 0.1 내지 3pF 이하로 가져갈 수 있다.
바람직하게는 20 내지 28의 유전율을 갖는 캐패시터 시트(10 및 30)를 사용하고, 20 내지 30㎛두께의 배리스터 시트(20)를 사용하는 것이 효과적이다. 즉, MLCC는 온도 측성에 따라 온도 보상용 세라믹 캐패시터와 고유전율 세라믹 캐패시터로 분리된다. 본 실시예에서는 온도에 따른 유전율 변화가 상술한 범위를 갖는 시트를 사용하는 것이 바람직하다. 이는 캐패시터 시트(10 및 30)의 유전율 및 배리스터 시트(20)의 두께가 상술한 값보다 작을 경우에는 칩 배리스터로써 동작하지 않게 되는 문제가 발생하고, 상기 값보다 클경우에는 목표로 하는 칩 배리스터의 정전용량보다 큰 값을 갖게 된다. 또한, 배리스터 시트(20) 상하 및 내부에 소정의 전극을 형성하지 않는 단층의 배리스터 시트(20)를 사용함으로써 정전용량을 최소로 줄일 수 있다.
이하, 상술한 시트의 형성 방법에 관해 일 예를 들어 설명하면 다음과 같다.
배리스터 시트(20)는 배리스터 조성의 분말을 사용하여 제조되며 커패시터 시트(10 및 30)는 캐패시터 조성의 분말을 사용하여 제조된다.
배리스터 조성 분말은 ZnO에 Bi, Co, Mn, Ni, Sb 등과 같은 금속 산화물을 첨가하여 형성하는 것이 바람직하다. 또한, 세라믹 재료는 결정 입계 혹은 전극소결계면을 이용한 ZoN, SiC, BaTiO3, TiO2, Fe2O3등의 소재를 사용할 수 있다. 또한, 세라믹 캐패시터 분말로 PZT, PLZT 등의 원하는 세라믹 조성의 원료 분말을 사용할 수 있다.
상기 배리스터 및 커패시터 조성 분말을 각기 PVB등의 바인더와 함께 알코올등에 용해한 다음, 소형 볼 밀(Ball Mill)로 약 20 내지 28시간 동안 밀링(Milling) 및 혼합하여 각기 배리스터 시트용 슬러리(Slurry) 및 커패시터 시트용 슬러리를 제조한다. 첨가제로 PVB계 바인더을 원료 분말대비 약 5 내지 7wt% 정도 첨가하는 것이 바람직하다. 상술한 슬러리들을 닥터 블레이드(Doctor Dlade) 등의 방법으로 원하는 두께의 배리스터 시트(20) 및 커패시터 시트(10 및 30)로 제조한다. 슬러리의 점도 및 비중을 조절하여 세라믹 시트의 두께등 제반 특성을 조절할 수 있다.
도 3b를 참조하면, 상부 및 하부 캐패시터 시트(10 및 30)와 배리스터 시트(20)를 적층하고 압착한다. 이때, 시트의 크기를 조절하여 소정 두께의 하부 캐패시터 시트(30)위에 배리스터 시트(20) 한층을 적층한 다음, 소정 두께의 상부 캐패시터 시트(10)를 적층하여 단위칩이 여러개 동시에 구현된 그린바(Green Bar)를 제조할 수 있다. 복수의 단위 칩을 포함하는 그린바로 형성할 경우, 그린바를 압착하고, 단위칩의 크기로 절단하는 공정을 더 포함할 수 있다.
이후, 소정의 온도에서 베이킹(Bake) 공정을 수행한 뒤 베이킹 공정의 온도 보다 더 높은 온도에서 소성한다. 이로써 각 시트가 적층된 시트 적층물(40)을 형성한다. 이때 시트들을 압착한 다음, 유기물을 날려보내기 위한 탈 바인더 베이팅 공정은 250 내지 350℃의 온도범위에서 실시하고, 이후, 900 내지 1200℃의 온도범위에서 소성한다. 상기의 실시예에서는 상부 및 하부 캐패시터 시트(10 및 30)와 배리스터 시트(20) 각각을 동일한 크기로 형성하는 것이 바람직하다. 즉, 각 시트를 직사각형 형태로 형성하고, 상부 및 하부 캐패시터 시트(10 및 30)의 두께를 동일하게 하고, 상부 및 하부 캐패시터 시트(10 및 30)의 두께보다 배리스터 시트(20)의 두께를 더 얇게 형성하는 것이 바람직하다. 즉, 배리스터 시트의 두께는 전체 칩 배리스터 두께의 약 0.1 내지 30%를 차지하는 것이 가장 효과적이다. 이로인해 상술한 적층 공정시 발생하는 문제를 해결할 수 있고, 제조 공정을 단순화시킬 수 있다. 또한, 배리스터의 정전용량을 줄일 수 있다.
도 3c를 참조하면, 시트 적층물(40)의 양측에 제 1 및 제 2 단자전극(50 및 55)을 형성한다.
단자전극(50 및 55)은 도전성 특성을 갖는 물질을 사용하는 것이 바람직하고, 본 실시예에서는 Ag, Cu, Ag/Pd, Ag-Pt 등을 포함하는 금속물질을 사용하는 것이 효과적이다.
단자 전극(50 및 55)은 은 페이스트(Ag-Paste)를 이용하여 캐패시터 시트(10 및 30) 및 배리스터 시트(20)가 적층된 시트 적층물(40)의 양측면의 소정 영역에 형성한다. 바람직하게는 직사면체의 시트 적층물(40)의 마주보는 양단면에 각기 제 1 및 제 2 단자 전극(50 및 55)을 형성하는 것이 효과적이다. 물론, 양 측면의 소정 영역뿐만 아니라, 도 3c에서와 같이 시트 적층물(40)의 양 측면 전체와, 양 측면과 인접한 면의 소정 영역까지 형성된 형태로 형성할 수도 있다. 즉, 은 페이스트를 이용하여 시트 적층물(40)의 양측에 단자 전극을 도포할 수 있다. 또한, 은 페이스트 뿐만 아니라 Ag-Pd, Pt, Ni 페이스트를 사용할 수 있다.
제 1 실시예의 칩 배리스터는 하부 캐패시터 시트(00), 배리스터 시트(20) 및 상부 캐패시터(10) 시트가 순차적으로 적층된 시트 적층물(40)과, 시트 적층물(40)의 양측면에 형성된 제 1 및 제 2 단자전극(50 및 55)을 포함하되, 상부 및 하부 캐패시터 시트(10 및 30)의 유전율이 배리스터 시트(20) 보다 10 내지 40배 낮은 시트를 사용한다. 또한 10 내지 50㎛ 두께의 배리스터 시트(20)를 사용한다. 상부 및 하부 캐패시터 시트(10 및 30)로 유전율이 10 내지 30인 세라믹 시트를 사용하는 것이 효과적이다. 상부 및 하부 캐패시터 시트(10 및 30)는 더미 레이어로써, 다수의 층으로 형성할 수도 있다.
도 4a 내지 도 4d는 본 발명이 제 2 실시예에 따른 칩 배리스터 및 이의 제조 방법을 설명하기 위한 제조 공정도들이다.
도 4a 및 도 4b를 참조하면, 상부 및 하부 캐패시터 시트(10 및 30)와 양측면의 일부가 절단된 배리스터 시트(20)를 제조한다. 즉, 동일한 크기의 상부 및 하부 캐패시터 시트(10 및 30)와 배리스터 시트(20)를 제조한 다음, 소정의 절단 공정을 실시하여 배리스터 시트(20)의 소정 영역의 일부를 제거하는 것이 바람직하다. 또는 동일 크기의 상부 및 하부 캐패시터 시트(10 및 30)를 제조하고, 양측면의 일부가 절단된 배리스터 시트(20)를 제조할 수 있다.
칩 배리스터의 정전용량을 최소하기 위해 유전율이 10 내지 30인 세라믹 시트를 캐패시터 시트(10 및 30)로 사용하고, 약 10 내지 50㎛ 두께의 배리스터 시트(20)를 사용한다. 이로써, 칩 배리스터의 정전용량을 0.1 내지 3pF 이하로 가져갈 수 있다. 바람직하게는 20 내지 28의 유전율을 갖는 캐패시터 시트(10 및 30)를 사용하고, 20 내지 30㎛두께의 배리스터 시트(20)를 사용하는 것이 효과적이다.
이하, 상술한 시트의 형성 방법에 관해 일 예를 들어 설명하면 다음과 같다.
먼저, 상기 제 1 실시예와 동일한 방법으로 원하는 두께의 캐패시터 시트(10 및 30) 및 배리스터 시트(20)를 제조한다.
이어서, 배리스터 시트(20)의 소정 영역을 절단하여 제거한다. 즉, 후속 공정에 의해 형성된 단자 전극 영역을 제외한 영역의 배리스터 시트(20)가 외부로 노출되지 않도록 배리스터 시트(20)의 소정 영역을 펀칭하여 제거하는 것이 바람직하다(도 4a 참조). 이로인해 배리스터 시트(20)의 형상이 단자 전극(도 4d의 50 및 55 참조)과 연결되는 연결부분은 돌출되어 있고, 단자 전극과 연결되지 않는 부분은 리세스된 형상으로 형성된다. 즉, 도 4b에서와 같이 배리스터 시트(20)의 형상을 'H'자 형상으로 형성하는 것이 바람직하다. 뿐만 아니라 'I'자 형상 또는 '1'자 형상으로 형성할 수도 있다. 또한, 상부 및 하부 캐패시터 시트(10 및 30)중 배리스터 시트(20)와 접촉하는 면의 형상을 배리스터 시트(20)의 형상이 리세스된 형상을 갖도록 형성하는 것이 바람직하다. 즉, 상부 또는 하부 캐패시터 시트(10 및 20)중 배리스터 시트(20)와 접촉하는 면이 'H'자 형상 또는 'I'자 형상으로 소정 두께 리세스되도록 하여 후속 적층공정시 나타날 수 있는 문제를 해결할 수 있다.
따라서, 배리스터 시트(20)가 노출되어 발생하는 전기적 특성상의 문제를 해결할 수 있다. 본 실시예의 펀칭을 통해 단자 전극의 소정 영역에 사각형 형태의 리세스된 영역이 형성되었지만, 상기 사각형 형태에 한정되지 않고, 다양한 형상이 가능할 수 있다.
제 2 실시예에서의 상기 시트는 단일 칩을 형성하기 위한 시트를 이용할 수도 있지만(도 4b 참조), 다수의 칩을 형성하기 위한 시트(도 4a 참조)를 이용할 수도 있다. 이를 통해 다량의 칩을 한번의 공정을 통해 형성할 수 있다. 즉, 도 4a와 같이 6개의 단위 칩 배리스터(점선으로 표시)를 한꺼번에 제작할 수 있는 상부 및 하부 커패시터 시트(10 및 30)와 배리스터 시트(20)를 제작한 다음, 칩 경계부분의 배리스터 시트(20)의 일부를 펀칭 공정을 이용하여 제거하여 한꺼번에 6개의 칩 배리스터용 시트를 제작할 수 있다. 이후 공정은 6개의 칩 배리스터용 시트를 하나의 시트로 하여 진행한 다음 별도의 절단 공정을 더 수행할 수도 있고, 6개의 칩 배리스터용 시트를 절단하여 이를 별개로 하여 진행할 수도 있다(도 4a의 점선영역 절단). 이하, 후술되는 도면과 공정은 칩 배리스터용 시트를 절단하여 단일의 칩 배리스터를 제작함에 관해 설명한다.
도 4c를 참조하면, 상부 및 하부 캐패시터 시트(10 및 30)와 배리스터 시트(20)를 적층압착한다. 이후, 적층물을 소정의 온도에서 베이킹(Bake) 공정을 수행한 뒤 베이킹 공정의 온도 보다 더 높은 온도에서 소성한다.
유기물을 날려보내기 위한 베이킹 공정은 250 내지 350℃의 온도범위에서 실시하고, 이후, 900 내지 1200℃의 온도범위에서 적층물을 소성한다.
적층 공정시 상부 및/또는 하부 캐패시터 시트(10 및/또는 30)의 소정면이 리세스되어 그 리세스된 영역에 배리스터 시트가 위치하도록 할 수 있다. 물론 본 발명에서는 배리스터 시트(20)의 두께가 앞서 언급한 바와 같이 매우 얇기 때문에 상술한 리세스 없이 실시하는 것이 가장 바람직하다.
상기와 같은 공정을 통해 형성된 시트 적층물(40)은 직육면체의 형상으로 형성되고, 시트 적층물(40)의 소정 영역에 배리스터 시트(20)의 일부가 노출된다. 상기 소정 영역은 후속 공정에 의해 단자전극이 형성될 영역을 지칭한다.
상기의 제 2 실시예에서는 상부 및 하부 캐패시터 시트(10 및 30) 각각은 동일한 크기로 형성하고, 배리스터 시트(20)는 상기 캐패시터 시트들(10 및 30) 보다 더 작은 폭을 갖도록 형성하는 것이 바람직하다. 또한, 배리스터 시트(20)의 두께를 상부 및 하부 캐패시터 시트(10 및 30)의 두께보다 더 얇게 형성하는 것이 효과적이다.
도 4d를 참조하면, 시트 적층물(40)의 양측에 제 1 및 제 2 단자전극(50 및 55)을 형성한다. 이로써, 배리스터 시트(20)와 제 1 및 제 2 단자전극(50 및 55)이 접속된다.
단자전극(50 및 55)은 도전성 특성을 갖는 물질을 사용하는 것이 바람직하고, 본 실시예에서는 Ag, Cu, Ag/Pd, Ag-Pt 등을 포함하는 금속물질을 사용하는 것이 효과적이다.
단자 전극(50 및 55)은 은 페이스트(Ag-Paste)를 이용하여 캐패시터 시트(10 및 30) 및 배리스터 시트(20)가 적층된 시트의 양측면의 소정 영역에 형성한다. 양 측면의 소정 영역뿐만 아니라, 도 4d에서와 같이 시트의 양 측면 전체와, 양 측면과 인접한 면의 소정 영역까지 형성된 형태로 형성할 수 있다. 양 측면은 배리스터 시트(20)가 노출된 측면을 지칭한다. 즉, 은 페이스트를 이용하여 시트 적층물(40)의 양측에 단자 전극을 도포할 수 있다. 또한, 은 페이스트 뿐만 아니라 Ag-Pd, Pt, Ni 페이스트를 사용할 수 있다.
본 실시예의 제 1 및 제 2 단자 전극(50 및 55)은 시트 적층물(40)의 측면으로 노출된 배리스터 시트(20)의 노출을 방지할 수 있는 형상으로 형성하는 것이 효과적이다.
제 2 실시예의 하부 캐패시터 시트(30), 배리스터 시트(20) 및 상부 캐패시터 시트(10)가 순차적으로 적층된 시트 적층물(40)과, 시트 적층물(40)의 양측면에 형성된 제 1 및 제 2 단자전극(50 및 55)을 포함한다. 상부 및 하부 캐패시터 시트(10 및 30)의 유전율이 배리스터 시트(20) 보다 10 내지 40배 낮은 시트를 사용한다. 또한 10 내지 50㎛ 두께의 배리스터 시트(20)를 사용한다. 상부 및 하부 캐패시터 시트(10 및 30)로 유전율이 10 내지 30인 세라믹 시트를 사용하는 것이 효과적이다. 상기 제 1 및 제 2 단자 전극(50 및 55)이 형성될 영역을 제외한 상기 시트 적층물(40)의 측면으로 상기 배리스터 시트(20)가 노출되지 않도록 한다. 즉, 단자 전극(50 및 55)과 접속될 영역을 제외한 배리스터 시트(20)의 영역이 상부 및 하부 캐패시터 시트(10 및 30)에 비해 리세스된 형상으로 형성한다. 바람직하게는 'H'자 형상으로 형성하는 것이 효과적이다. 즉, 단자 전극(50 및 55)이 형성될 시트 적층물(40)의 양측면에 배리스터 시트(20)가 노출되도록 하여 배리스터 시트(20)가 시트 적층물(40)의 외부로 노출되는 현상을 방지할 수 있고, 단자 전극(50 및 55)과의 접속도 이룰 수 있다.
도 5a 내지 도 5d는 본 발명이 제 3 실시예에 따른 칩 배리스터 및 이의 제조 방법을 설명하기 위한 제조 공정도들이다.
도 5a 및 도 5b를 참조하면, 본 실시예의 칩 배리스터는 상부 및 하부 캐패시터 시트(10 및 30)를 제조한 후, 배리스터 시트용 페이스트(21)를 제조한다. 스크린 인쇄를 이용하여 배리스터 시트용 페이스트(21)를 상부 또는 하부 캐패시터(10 및 30)의 소정 영역에 인쇄하여 제조한다.
칩 배리스터의 정전용량을 최소하기 위해 유전율이 10 내지 30인 세라믹 시트를 캐패시터 시트(10 및 30)로 사용하고, 약 10 내지 50㎛ 두께의 배리스터 시트(20)를 사용한다. 이로써, 칩 배리스터의 정전용량을 0.1 내지 3pF 이하로 가져갈 수 있다. 바람직하게는 20 내지 28의 유전율을 갖는 캐패시터 시트(10 및 30)를 사용하고, 20 내지 30㎛두께의 배리스터 시트(20)를 사용하는 것이 효과적이다.
상기 배리스터 및 커패시터 조성 분말을 각기 PVB등의 바인더와 함께 알코올등에 용해한 다음, 소형 볼 밀(Ball Mill)로 약 20 내지 28시간 동안 밀링(Milling) 및 혼합하여 각기 배리스터 시트용 슬러리(Slurry) 및 커패시터 시트용 슬러리를 제조한다. 첨가제로 PVB계 바인더을 원료 분말대비 약 5 내지 7wt% 정도 첨가하는 것이 바람직하다. 상술한 슬러리들을 닥터 블레이드(Doctor Dlade) 등의 방법으로 원하는 두께의 배리스터 시트(20) 및 커패시터 시트(10 및 30)로 제조한다. 슬러리의 점도 및 비중을 조절하여 세라믹 시트의 두께등 제반 특성을 조절할 수 있다.
배리스터 시트용 페이스트(21)는 배리스터 조성물 분말을 소정의 바인더, 즉 PVB나 PVA계 고분자를 알코올계 용제에 녹인 고농도의 바인더 용액과 잘 혼합하여 제조할 수 있다. 배리스터 조성물은 ZnO에 Bi, Co, Mn, Ni, Sb 등과 같은 금속 산화물을 첨가하여 형성하는 것이 바람직하다.
스크린 인쇄 방법은 상부 또는 하부 캐패시터 시트(10 및 30) 상에 스크린 마스크(22)를 장착한다. 배리스터 시트용 페이스트(21)를 인쇄용 압착기(23)와 스크린 마스크(21)를 이용하여 인쇄하여 배리스터 시트(20)를 형성한다. 스크린 인쇄 방법을 통해 형성된 배리스터 시트(20)는 스트린 마스크(21)의 개방부의 형상에 따라 다양한 형상이 가능하다. 본 실시예의 배리스터 시트(20)는 상부 또는 하부 캐패시터 시트(10 및 30)의 서로 마주보는 양측면에만 노출되도록 형성하는 것이 바람직하다. 마주 보는 양측면은 후속 공정을 통해 단자 전극이 형성되는 영역(도 5d의 50 및 55 참조)을 지칭한다. 배리스터 시트(20)는 도 5b에서와 같이 'I'자 형상 또는 '1'자 형성으로 형성하는 것이 효과적이다. 또한, 상부 캐패시터 시트(10) 상에 배리스터 시트(20)를 인쇄할 수 있고, 하부 캐패시터 시트(30) 상에 배리스터 시트(20)를 인쇄할 수도 있으며, 상부 및 하부 캐패시터 시트(10 및 30)의 양측면에 인쇄할 수도 있다. 이로써 배리스터 시트(20)가 노출되어 발생하는 전기적 특성상의 문제를 해결할 수 있다.
제 3 실시예 또한, 앞서 설명한 제 1 및 제 2 실시예와 같이 단일의 칩 배리스터 생산에 적용할 수 있고, 다수의 칩 배리스터 생산에 적용할 수도 있다. 다수 칩 매리스터 생산의 경우 도 5b의 점선을 절단선으로 하여 절단하는 소정의 공정을 더 포함할 수 있다.
도 5c를 참조하면, 배리스터 시트(20)가 인쇄된 상부 및 하부 캐패시터 시트(10 및 30)를 적층 압착한다. 소정의 온도에서 베이킹(Bake) 공정을 수행한 뒤 베이킹 공정의 온도 보다 더 높은 온도에서 소성하여 시트 적층물(40)을 형성한다.
이때, 유기물을 날려보내기 위한 베이킹 공정은 250 내지 350℃의 온도범위에서 실시하고, 이후, 900 내지 1200℃의 온도범위에서 소성하는 것이 효과적이다.
상기와 같은 공정을 통해 형성된 시트 적층물(40)은 직육면체의 형상으로 형성되고, 시트 적층물(40)의 양쪽 일 측면에 인쇄된 배리스터 시트(20)의 일부가 노출된다. 상기 양 일 측면은 후속 공정에 의해 단자전극이 형성될 영역을 지칭한다.
도 5d를 참조하면, 시트 적층물(40)들의 양측에 제 1 및 제 2 단자전극(50 및 55)을 형성한다. 이로써, 배리스터 시트(20)와 제 1 및 제 2 단자전극(50 및 55)이 접속된다.
단자전극(50 및 55)은 도전성 특성을 갖는 물질을 사용하는 것이 바람직하고, 본 실시예에서는 Ag, Cu, Ag/Pd, Ag-Pt 등을 포함하는 금속물질을 사용하는 것이 효과적이다.
단자 전극(50 및 55)은 은 페이스트(Ag-Paste)를 이용하여 상부 및 하부 캐패시터 시트(10 및 30) 및 배리스터 시트(20)가 적층된 시트의 양측면의 소정 영역에 형성한다. 양 측면의 소정 영역뿐만 아니라, 도 5d에서와 같이 시트의 양 측면 전체와, 양 측면과 인접한 면의 소정 영역까지 형성된 형태로 형성할 수 있다. 양 측면은 배리스터 시트(20)가 노출된 측면을 지칭한다. 즉, 은 페이스트를 이용하여 시트 적층물(40)의 양측에 단자 전극을 도포할 수 있다. 또한, 은 페이스트 뿐만 아니라 Ag-Pd, Pt, Ni 페이스트를 사용할 수 있다.
본 실시예의 제 1 및 제 2 단자 전극(50 및 55)은 시트 적층물(40)의 측면으로 노출된 배리스터 시트(20)의 노출을 방지할 수 있는 형상으로 형성하는 것이 효과적이다.
제 3 실시예의 칩 배리스터는 배리스터 시트(20)가 인쇄된 상부 및 하부 캐패시터 시트(10 및 30)가 적층된 유전체 시트(40)와, 시트 적층물(40)의 양측면에 형성된 제 1 및 제 2 단자전극(50 및 55)을 포함하되, 상부 및 하부 캐패시터 시트(10 및 30)의 유전율이 배리스터 시트(20) 보다 10 내지 40배 낮은 시트를 사용한다. 또한 10 내지 50㎛ 두께의 배리스터 시트(20)를 사용한다. 상부 및 하부 캐패시터 시트(10 및 30)로 유전율이 10 내지 30인 세라믹 시트를 사용하는 것이 효과적이다. 배리스터 시트(20)의 인쇄는 배리스터 시트용 페이스트(21)를 제작한 다음, 이를 이용하여 인쇄하는 것이 바람직하다. 상술한 바와 같이 극소 두께의 배리스터 시트(20)로 인해 단자 전극(50 및 55)과 접속하는 표면적을 작게 하여 칩 배리스터의 정전용량을 줄일 수 있다. 또한, 낮은 유전율을 갖는 상부 및 하부 캐패시터 시트(10 및 30)를 적층하고, 이를 시트 적층물(40)로 사용하여 칩 배리스터의 정전용량을 줄일 수 있다.
상술한 실시예들의 기술들은 각기 다른 실시예들과 혼합 병행하여 언급하지 않은 다양한 형태의 실시예를 창출할 수 있다.
상술한 바와 같이, 본 발명은 낮은 유전율을 갖는 캐패시터 시트 사이에 극소 두께의 배리스터 시트가 형성된 시트 적층물과 시트 적층물의 양 측면에 형성된 단자 전극을 포함하는 단판형 칩 배리스터를 형성함으로써, 칩 배리스터의 정전용량을 줄일 수 있다.
또한, 소정의 펀칭 공정 또는 인쇄 공정을 통해 배리스터 시트 폭을 캐패시터 시트 보다 더 작게 형성하여, 칩 배리스터 외부로 배리스터 시트가 노출되어 발생하는 전기적 특성상의 문제를 해결할 수 있다.
또한, 1pF이하의 정전용량값을 갖는 칩 배리스터를 구현할 수 있고, 이로써, 고주파를 통해 들어오는 정전기는 차단할 수 있고, 고주파환경에서 순수한 캐패시터의 역할을 할 수 있다.
도 1 및 도 2는 칩 배리스터의 정전용량을 설명하기 위한 개념도들이다.
도 3a 내지 도 3c는 본 발명이 제 1 실시예에 따른 칩 배리스터 및 이의 제조 방법을 설명하기 위한 제조 공정도들이다.
도 4a 내지 도 4d는 본 발명이 제 2 실시예에 따른 칩 배리스터 및 이의 제조 방법을 설명하기 위한 제조 공정도들이다.
도 5a 내지 도 5d는 본 발명이 제 3 실시예에 따른 칩 배리스터 및 이의 제조 방법을 설명하기 위한 제조 공정도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 30 : 캐패시터 시트 20 : 배리스터 시트
21 : 배리스터용 페이스트 22 : 스크린 마스크
23 : 압착기 40 : 시트 적층물
50, 55 : 단자전극

Claims (12)

  1. 하부 캐패시터 시트, 배리스터 시트 및 상부 캐패시터 시트가 순차적으로 적층된 시트 적층물; 및
    상기 시트 적층물의 양측에 형성된 제 1 및 제 2 단자 전극을 포함하는 칩 배리스터.
  2. 내부에 배리스터 시트가 포함된 시트 적층물; 및
    상기 시트 적층물의 양측면에 형성된 제 1 및 제 2 단자전극을 포함하되,
    상기 제 1 및 제 2 단자 전극이 형성될 영역을 제외한 상기 시트 적층물의 측면으로 상기 배리스터 시트가 노출되지 않는 칩 배리스터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 배리스터 시트는 10 내지 50㎛ 두께로 형성하는 칩 배리스터.
  4. 제 1 항에 있어서,
    상기 상부 및 하부 캐패시터 시트로 유전율이 10 내지 30인 세라믹 시트를 사용하는 칩 배리스터.
  5. 제 2 항에 있어서,
    상기 시트 적층물은 상기 배리스터 시트가 인쇄된 상부 또는 하부 캐패시터 시트를 적층하여 형성하되, 상기 배리스터 시트의 폭이 상기 상부 및 하부 캐패시터 시트보다 더 좁게되도록 형성하는 칩 배리스터.
  6. 제 2 항에 있어서,
    상기 시트 적층물은 하부 캐패시터 시트, 상기 배리스터 시트 및 상부 캐패시터 시트를 적층하여 형성하되, 상기 단자 전극과 접속될 영역을 제외한 영역의 상기 배리스터 시트의 일부가 리세스 되도록 형성하는 칩 배리스터.
  7. 제 5항 또는 제 6 항에 있어서,
    상기 상부 및 하부 캐패시터 시트로 유전율이 10 내지 30인 세라믹 시트를 사용하는 칩 배리스터.
  8. 상부 및 하부 캐패시터 시트와 배리스터 시트를 제조하는 단계;
    상기 상부 및 하부 캐패시터 시트와 상기 배리스터 시트를 적층, 소성하여 시트 적층물을 형성하는 단계; 및
    상기 시트 적층물 양측에 단자 전극을 형성하는 단계를 포함하는 칩 배리스터 제조 방법.
  9. 제 8 항에 있어서, 상기 배리스터 시트의 제조는,
    상기 상부 및 하부 캐패시터 시트와 동일한 크기의 상기 배리스터 시트를 제조하는 단계; 및
    상기 단자 전극과 접속될 영역을 제외한 영역의 상기 배리스터 시트의 일부를 제거하는 단계를 포함하는 칩 배리스터 제조 방법.
  10. 상부 및 하부 캐패시터 시트를 제조하는 단계;
    상기 상부 또는 하부 캐패시터 시트에 배리스터 시트를 인쇄하는 단계;
    상기 배리스터 시트가 인쇄된 상기 상부 및 하부 캐패시터 시트를 적층, 소성하여 시트 적층물을 형성하는 단계; 및
    상기 시트 적층물 양측에 단자 전극을 형성하는 단계를 포함하는 칩 배리스터 제조 방법.
  11. 제 10 항에 있어서,
    상기 배리스터 시트를 인쇄는 배리스터 시트용 페이스트와 스크린 인쇄 방법을 이용하여 실시하는 칩 배리스터 제조 방법.
  12. 제 8 항 또는 제 10 항에 있어서,
    상기 상부 및 하부 캐패시터 시트로 유전율이 10 내지 30인 세라믹 시트를 사용하고, 상기 배리스터 시트로 10 내지 50㎛ 두께의 시트를 사용하는 칩 배리스터 제조 방법.
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