KR20050116489A - 반도체 소자의 도전패턴 형성 방법 - Google Patents

반도체 소자의 도전패턴 형성 방법 Download PDF

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KR20050116489A
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Abstract

본 발명은 작은 CD 구현이 필요한 도전패턴의 패턴 무너짐 현상을 방지할 수 있는 반도체 소자의 도전패턴 형성 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 텅스텐막을 증착하는 단계; 상기 텅스텐막 상에 질화막을 증착하는 단계; 상기 질화막 상에 산화막을 증착하는 단계; 상기 산화막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 산화막과 상기 질화막을 선택적으로 식각하는 단계; 및 상기 산화막을 식각마스크로 상기 텅스텐막을 클로린계 가스를 이용하여 식각함으로써, 질화막/텅스텐막의 적층 구조를 갖는 도전패턴을 형성하는 단계를 포함하는 반도체 소자의 도전패턴 형성 방법을 제공한다.

Description

반도체 소자의 도전패턴 형성 방법{METHOD FOR FABRICATION OF CONDUCTING PATTERN IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 도전패턴 형성 방법에 관한 것으로, 특히 100nm 이하의 회로 선폭을 가지면서 패턴의 무너짐(Pattern collapse) 현상을 방지할 수 있는 반도체 소자의 도전패턴 형성 방법에 관한 것이다.
일반적으로 반도체 소자는 그 내부에 복수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(Cell) 면적 상에 고밀도로 단위 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터 또는 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 80nm 이하까지도 요구되고 있다. 따라서 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
80nm 이하의 선폭을 갖는 반도체 소자에서 193nm의 파장을 갖는 ArF(불화아르곤) 노광을 이용하여 포토리소그라피 공정을 적용할 경우, 기존의 식각 공정 개념(정확한 패턴 형성과 수직한 식각 프로파일 등)에 식각 도중 발생되는 포토레지스트의 변형(Deformation)의 억제라는 추가의 요구 조건이 필요하게 된다. 이에 따라 80nm 이하의 반도체 소자 제조시에는, 식각의 관점에서 기존의 요구조건과 패턴 변형 방지라는 새로운 요구 조건을 동시에 만족하기 위한 공정 조건의 개발이 주요한 과제가 되었다.
도 1은 100nm 이하의 회로 선폭을 갖는 비트라인 패터닝을 위한 마스크 공정이 완료된 반도체 소자를 도시한 단면도이다.
도 1을 참조하면, 기판(100) 상에 제1절연막(101)이 형성되어 있고, 제1절연막(101)을 관통하여 기판(100)의 특정 영역(예컨대, 소스/드레인 등의 불순물 확산영역)에 전기적으로 접속된 플러그(102)가 형성되어 있으며, 플러그(102)와 제1절연막(101)이 실질적으로 동일한 높이로 평탄화된 전면에 제2절연막(103)이 형성되어 있으며, 제2절연막(103)이 식각되어 플러그(102)가 노출된 프로파일을 따라 Ti 또는 TiN을 포함하는 배리어막(104)이 형성되어 있다. 배리어막(104)이 형성된 전면에 비트라인 전도막으로 사용될 텅스텐막(105)이 형성되어 있다. 텅스텐막(105) 상에는 비트라인 하드마스크용 질화막(106)이 형성되어 있으며, 비트라인 하드마스크용 질화막(106) 상에는 비트라인 패턴닝을 위해 ArF 포토리소그라피 공정을 통해 포토레지스트 패턴(107)이 형성되어 있다.
따라서, 비트라인 패터닝을 위해서는 포토레지스트 패턴(107)을 식각마스크로 하여 비트라인 하드마스크용 질화막(106)과 텅스텐막(105) 및 배리어막(104)을 식각하여야 한다.
텅스텐막(105) 식각시 손실되는 양을 감안하면 비트라인 하드마스크용 질화막(106)의 두께는 3000Å 이상이 되어야 한다. 또한, ArF용 등 고해상도 패턴 형성을 위한 포토레지스트 자체의 약한 식각 내성으로 인한 패턴의 변형과 아울러, 그 자체의 두께를 높이게 되면 패턴 혀성 자체가 불가능하다.
도 2는 100nm의 회로 선폭을 갖는 비트라인 마스크가 형성된 평면을 도시한 SEM 사진이다.
도 2를 참조하면, KrF 포토리소그라피 공정을 적용하여 비트라인용 마스크를 형성하였을 때, 고 종횡비(High aspect ratio)로 인해 'X'와 같이 포토레지스트 패턴의 무너지는 현상(PR pattern collapse)이 자주 발생함을 확인할 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 작은 CD 구현이 필요한 도전패턴의 패턴 무너짐 현상을 방지할 수 있는 반도체 소자의 도전패턴 형성 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 기판 상에 텅스텐막을 증착하는 단계; 상기 텅스텐막 상에 질화막을 증착하는 단계; 상기 질화막 상에 산화막을 증착하는 단계; 상기 산화막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 산화막과 상기 질화막을 선택적으로 식각하는 단계; 및 상기 산화막을 식각마스크로 상기 텅스텐막을 클로린계 가스를 이용하여 식각함으로써, 질화막/텅스텐막의 적층 구조를 갖는 도전패턴을 형성하는 단계를 포함하는 반도체 소자의 도전패턴 형성 방법을 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 기판 상에 제1절연막을 형성하는 단계; 상기 제1절연막을 관통하여 상기 기판에 콘택되며 상기 제1절연막과 상부가 평탄화된 플러그를 형성하는 단계; 상기 플러그가 형성된 전면에 제2절연막을 형성하는 단계; 상기 제2절연막을 선택적으로 식각하여 상기 플러그를 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 프로파일을 따라 배리어용 전도막을 증착하는 단계; 상기 배리어용 전도막 상에 텅스텐막을 증착하는 단계; 상기 텅스텐막 상에 하드마스크용 질화막을 증착하는 단계; 상기 하드마스크용 질화막 상에 희생 하드마스크용 산화막을 증착하는 단계; 상기 희생 하드마스크용 산화막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 희생 하드마스크용 산화막과 상기 하드마스크용 질화막을 선택적으로 식각하여 희생 하드마스크/하드마스크 구조를 형성하는 단계; 및 상기 희생 하드마스크를 식각마스크로 상기 텅스텐막 및 상기 배리어용 전도막을 클로린계 가스를 이용하여 식각함으로써, 하드마스크/텅스텐막/배리어막의 적층 구조를 갖는 도전패턴을 형성하는 단계를 포함하는 반도체 소자의 도전패턴 형성 방법을 제공한다.
본 발명은 비트라인과 같이 텅스텐을 전도막으로 사용하는 도전패턴의 하드마스크로 사용되는 기존의 질화막 상부에 희생 하드마스크로 산화막을 적층하여 사용한다. 이로 인해 낮은 포토레지스트 패턴의 두께로도 도전패턴 하드마스크의 패터닝을 가능하게 하여 해상력을 높일 수 있으며, 포토레지스트 패턴 및 도전패턴 하드마스크의 두께를 낮추어 종횡비를 낮출 수 있어 도전패턴의 리프팅 현상을 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 반도체 소자의 비트라인 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 도전패턴 형성 공정의 예를 살펴 본다.
도 3a에 도시된 바와 같이, 소자분리막과 웰 및 트랜지스터 등의 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(300) 상에 제1절연막(301)을 형성한다.
제1절연막(301)은 층간 절연용 절연막으로 BPSG(Boro Phospho Silicate Glass)막, BSG(Boro Silicate Glass)막, PSG(Phospho Silicate Glass)막, TEOS(Tetra Ethyl Ortho SIlicate)막, APL(Advanced Planarization Layer)막, SOG(Spin On Glass)막 또는 HDP(High Density Plasma) 산화막 등을 단독 또는 적층하여 사용한다.
이러한 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 사용할 수도 있다.
이어서, 제1절연막(301)을 식각하여 기판(300)의 특정 영역 예컨대, 소스/드레인 등의 불순물 확산영역을 노출시키는 콘택홀(도시하지 않음)을 형성한 다음, 전면에 폴리실리콘 등의 플러그 형성용 전도막을 증착하고, 평탄화 공정을 실시하여 서로 아이솔레이션(Isolation)된 플러그(302)를 형성한다.
플러그(302)가 형성된 전면에 제2절연막(303)을 증착하고, 그 상부를 평탄화시킨다. 제2절연막(303)으로는 제1절연막(301)과 실질적으로 동일한 물질을 사용할 수 있다.
이어서, 포토리소그라피 공정을 통해 비트라인 콘택이 이루어질 플러그(302)를 노출시키는 마스크 패턴을 형성하고, 마스크 패턴을 이용한 선택적 식각 공정을 통해 플러그(302)를 노출시키는 콘택홀을 형성한다.
이어서, 콘택홀이 형성된 프로파일을 따라 배리어용 전도막(304a)을 증착한다. 배리어용 전도막(2304a)은 Ti, TiN, Ta, TaN 등을 단독 또는 조합된 구조를 사용한다.
이어서, 배리어용 전도막(304a) 상에 비트라인용 전도막인 텅스텐막(305a)을 증착한다. 텅스텐막(305a)은 텅스텐, 텅스텐 나이트라이드, 텅스텐 실리사이드 등이 단독 또는 적층된 구조를 포함한다.
이어서, 텅스텐막(305a) 상에 비트라인 하드마스크용 질화막(306a)을 증착한다. 하편, 종래의 경우 비트라인 하드마스크용 질화막(306a)을 3000Å 이상의 두께로 증착하나, 본 발명에서는 1500Å 이하의 두께 구체적으로 100Å ∼ 1500Å의 두게로 증착한다.
비트라인 하드마스크용 질화막(306a)의 두께 감소는 후속 비트라인 패터닝 공정에서 식각 타겟을 감소시키는 역할을 한다.
이어서, 비트라인 하드마스크용 질화막(306a) 상에 희생 하드마스크용 산화막(307a)을 증착한다. 산화막은 텅스텐막에 대해 식각선택비를 가지므로 희생 하드마스크용 산화막(307a)의 두께를 300Å 이하로 형성할 수 있다. 희생 하드마스크용 산화막(307a)은 구체적으로 10Å ∼ 300Å 정도의 두께로 형성하는 것이 바람직하다.
이어서, 희생 하드마스크용 산화막(307a) 상에 비트라인 패터닝을 위한 마스크 패턴인 포토레지스트 패턴(308)을 형성한다.
여기서, 하드마스크용 질화막(306a)의 두께를 종래에 비해 1/2 이하로 줄이고, 그 일부는 희생 하드마스크용 산화막(307a) 대체하였으므로, 포토레지스트 패턴(308)은 종래에 비해 식각 타겟이 줄어들었으므로 그 두께를 낮출 수 있다. 이는 포토레지스트 패턴(308) 형성시 고 종횡비로 인한 패턴 무너짐 현상을 방지할 수 있다.
이어서, 도 3b에 도시된 바와 같이, 포토레지스트 패턴(308)을 식각마스크로 희생 하드마스크용 산화막(307a)과 하드마스크용 질화막(306a)을 식각하여 산화막으로 이루어진 희생 하드마스크(307b)와 질화막으로 이루어진 비트라인 하드마스크(306b)가 적층된 구조를 형성한다.
이 때, 식각 타겟의 감소로 포토레지스트 패턴(308)의 두께를 낮추므로써 포토리소그라피 공정의 마진을 높일 수 있고 패턴 변형을 억제할 수 있게 된다.
이어서, 포토레지스트 스트립(Photo resist strip) 공정을 실시하여 포토레지스트 패턴(308)을 제거한 다음, 세정 공정을 실시하여 식각 부산물을 제거한다.
이어서, 도 3c에 도시된 바와 같이, 희생 하드마스크(307b) 및 하드마스크(306b)를 식각마스크로 텅스텐막(305a)과 배리어용 전도막(304a)을 식각하여 하드마스크(306b)/텅스텐막(305b)/배리어막(304b)의 적층 구조를 갖는 비트라인을 형성한다.
이 때, 희생 하드마스크(307b)는 거의 제거되며, 하드마스크(306b)는 그 ㅅ아부에서 약간의 손실만이 발생한다.
희생 하드마스크(307b)으로 사용된 산화막은 클로린계 가스에 대해 텅스텐막(305b)과 식각선택비를 갖는다.
따라서, Cl2, BCl3 등의 클로린계 가스를 이용하여 희생 하드마스크(307b)를 식각마스크로 텅스텐막(305a)에 대한 식각이 가능하다. 즉, 클로린계 가스는 텅스텐막(305a)과 Ti, TiN 등의 배리어용 전도막(304a)을 효과적으로 식각하면서도 SiO2 등의 산화막은 거의 식각하지 않는 특성이 있으므로, 얇은 두께의 산화막 만으로도 충분한 식각마스크의 역할을 한다. SiO2과 같은 산화막을 식각하기 위해서는 Ar 등의 이온 스퍼터링(Ion sputtering)으로 그 내부의 결합을 끊어주어야 하는데, 본 발명에서는 클로린계 가스로 케미컬 식각 특성을 이용하므로 SiO2와 같은 산화막에 대해 높은 식각 선택비를 얻을 수 있다.
이 때, 텅스텐은 'W + 3Cl2 -> WCl6'의 반응을 통해 WCl6의 가스로 제거된다.
이처럼, 종래와 달리 텅스텐막(305a)과 배리어용 전도막(304a) 식각시 하드마스크(306b)가 거의 손실되지 않기 깨문에 하드마스크용 질화막(306a)의 증착 및 식각 단계에서 포토레지스트의 두께 증가로 인한 부담을 상당히 줄일 수 있어, 마스크 패턴이 무너지는 현상 없이 정상적으로 비트라인을 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 비트라인 형성 공정을 그 예로 하였으나, 게이트전극이나, 금속패턴 등 그 상부에 질화막 계열의 하드마스크를 갖으며, 그 내부에 전도막으로 텅스텐막을 사용하는 모든 도전패턴 형성 공정에 응용이 가능할 것이다.
상술한 바와 같은 본 발명은, 텅스텐막을 포함하는 도전패턴 식각시 하드마스크의 손실을 줄임으로써, 하드마스크의 두께와 포토레지스트의 두께를 줄일 수 있어 해상도를 향상시킬 수 있으며 패턴 무너짐 현상을 방지할 수 있는 효과가 있다.
도 1은 100nm 이하의 회로 선폭을 갖는 비트라인 패터닝을 위한 마스크 공정이 완료된 반도체 소자를 도시한 단면도.
도 2는 100nm의 회로 선폭을 갖는 비트라인 마스크가 형성된 평면을 도시한 SEM 사진.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 반도체 소자의 비트라인 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
300 : 기판 301 : 제1절연막
302 : 플러그 303 : 제2절연막
304a : 배리어용 전도막 305a : 텅스텐막
306b : 하드마스크 307b : 희생 하드마스크

Claims (15)

  1. 기판 상에 텅스텐막을 증착하는 단계;
    상기 텅스텐막 상에 질화막을 증착하는 단계;
    상기 질화막 상에 산화막을 증착하는 단계;
    상기 산화막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 상기 산화막과 상기 질화막을 선택적으로 식각하는 단계; 및
    상기 산화막을 식각마스크로 상기 텅스텐막을 클로린계 가스를 이용하여 식각함으로써, 질화막/텅스텐막의 적층 구조를 갖는 도전패턴을 형성하는 단계
    를 포함하는 반도체 소자의 도전패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 산화막은 SiO2를 포함하는 것을 특징으로 하는 반도체 소자의 도전패턴 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 산화막을 10Å 내지 300Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 도전패턴 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 질화막을 100Å 내지 1500Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 도전패턴 형성 방법.
  5. 제 1 항에 있어서,
    상기 산화막은 상기 텅스텐막 식각시 완전히 제거되는 것을 특징으로 하는 반도체소자의 도전패턴 형성 방법.
  6. 제 1 항에 있어서,
    상기 도전패턴을 형성하는 단계 후, 상기 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 도전패턴 형성 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 텅스텐막은 텅스텐, 텅스텐 실리사이드, 텅스텐 나이트라이드가 단독 도는 적층된 것을 포함하는 것을 특징으로 하는 반도체 소자의 도전패턴 형성 방법,
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 기판과 상기 텅스텐막 사이에 Ti, TiN, Ta, TaN 등을 단독 또는 조합된 구조의 배리어막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 도전패턴 형성 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 도전패턴은,
    게이트 전극 패턴, 비트라인 또는 금속배선 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 도전패턴 형성 방법.
  10. 기판 상에 제1절연막을 형성하는 단계;
    상기 제1절연막을 관통하여 상기 기판에 콘택되며 상기 제1절연막과 상부가 평탄화된 플러그를 형성하는 단계;
    상기 플러그가 형성된 전면에 제2절연막을 형성하는 단계;
    상기 제2절연막을 선택적으로 식각하여 상기 플러그를 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀이 형성된 프로파일을 따라 배리어용 전도막을 증착하는 단계;
    상기 배리어용 전도막 상에 텅스텐막을 증착하는 단계;
    상기 텅스텐막 상에 하드마스크용 질화막을 증착하는 단계;
    상기 하드마스크용 질화막 상에 희생 하드마스크용 산화막을 증착하는 단계;
    상기 희생 하드마스크용 산화막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 상기 희생 하드마스크용 산화막과 상기 하드마스크용 질화막을 선택적으로 식각하여 희생 하드마스크/하드마스크 구조를 형성하는 단계; 및
    상기 희생 하드마스크를 식각마스크로 상기 텅스텐막 및 상기 배리어용 전도막을 클로린계 가스를 이용하여 식각함으로써, 하드마스크/텅스텐막/배리어막의 적층 구조를 갖는 도전패턴을 형성하는 단계
    를 포함하는 반도체 소자의 도전패턴 형성 방법.
  11. 제 10 항에 있어서,
    상기 희생 하드마스크용 산화막을 10Å 내지 300Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 도전패턴 형성 방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 하드마스크용 질화막을 100Å 내지 1500Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 도전패턴 형성 방법.
  13. 제 10 항 또는 제 11 항에 있어서,
    상기 텅스텐막은 텅스텐, 텅스텐 실리사이드, 텅스텐 나이트라이드가 단독 도는 적층된 것을 포함하는 것을 특징으로 하는 반도체 소자의 도전패턴 형성 방법,
  14. 제 10 항 또는 제 11 항에 있어서,
    상기 배리어용 전도막은 Ti, TiN, Ta, TaN 등을 단독 또는 조합된 구조인 것을 특징으로 하는 반도체 소자의 도전패턴 형성 방법.
  15. 제 10 항 또는 제 11 항에 있어서,
    상기 도전패턴은,
    게이트 전극 패턴, 비트라인 또는 금속배선 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 도전패턴 형성 방법.
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