KR20050116482A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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KR20050116482A
KR20050116482A KR1020040041512A KR20040041512A KR20050116482A KR 20050116482 A KR20050116482 A KR 20050116482A KR 1020040041512 A KR1020040041512 A KR 1020040041512A KR 20040041512 A KR20040041512 A KR 20040041512A KR 20050116482 A KR20050116482 A KR 20050116482A
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김영찬
박수영
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주식회사 하이닉스반도체
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Abstract

본 발명은 텅스텐을 포함하는 하드마스크를 사용하여 텅스텐을 포함하는 전도막을 노출시키는 오픈부 형성 공정 후 하드마스크 제거시 오픈부에서의 전도막을 손실을 최소화할 수 있는 반도체 소자 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 텅스텐을 포함하는 전도막과, 텅스텐과 식각선택비를 갖는 물질로 이루어지며 상기 전도막 상에 배치된 버퍼 전도막과, 상기 버퍼 전도막 상의 절연성 하드마스크를 구비하는 도전패턴; 상기 도전패턴 상의 절연막; 및 상기 절연막 및 상기 절연성 하드마스크를 관통하여 상기 버퍼 전도막을 통해 상기 전도막과 전기적으로 접속된 도전막을 포함하는 반도체 소자를 제공한다.
또한, 본 발명은, 텅스텐을 포함하는 전도막과, 텅스텐과 식각선택비를 갖는 물질로 이루어지며 상기 전도막 상에 배치된 버퍼 전도막과, 상기 버퍼 전도막 상의 절연성 하드마스크를 구비하는 도전패턴을 형성하는 단계; 상기 도전패턴 상에 절연막을 형성하는 단계; 상기 절연막 상에 텅스텐을 포함하며, 오픈부 형성 예정 영역을 정의하는 하드마스크를 형성하는 단계; 상기 하드마스크를 식각마스크로 상기 절연막을 식각하여 상기 버퍼 전도막의 일부를 노출시키는 오픈부를 형성하는 단계; 및 상기 하드마스크를 제거하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATION THEREOF}
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 식각 타겟이 두꺼운 오픈부 형성시 하부 전도막의 어택없이 하드마스크를 제거할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(Cell) 면적 상에 고밀도로 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터와 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 80nm 이하까지도 요구되고 있다. 따라서, 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
80nm 이하의 선폭을 갖는 반도체 소자에서 193nm의 파장을 갖는 ArF(불화아르곤) 노광을 이용하여 포토리소그라피 공정을 적용할 경우, 기존의 식각 공정 개념(정확한 패턴 형성과 수직한 식각 프로파일 등)에 식각 도중 발생되는 포토레지스트의 변형(Deformation)의 억제라는 추가의 요구 조건이 필요하게 된다. 이에 따라 80nm 이하의 반도체 소자 제조시에는, 식각의 관점에서 기존의 요구조건과 패턴 변형 방지라는 새로운 요구 조건을 동시에 만족하기 위한 공정 조건의 개발이 주요한 과제가 되었다.
제품 집적화에 따라 패턴 사이즈가 미세화되고 이에 따라 포토레지스트의 두께가 낮아지게 되는데, 실제로 디자인 룰이 100nm 이하인 제품에 대하여 깊은 콘택을 위한 포토레지스트의 증착 두께가 5000Å 이하가 되어 식각 마진 부족 현상이 발생하며, 이로 인해 콘택 상부가 어택받아 원하는 패턴을 현성할 수 없게 된다.
이러한 단점을 보완하기 위해 하드마스크 개념이 도입되었으며, 하드마스크를 사용하여 포토레지스트의 두께 저하에 따른 식각 마스크로서의 기능을 충분히 확보할 수 있어 깊은 콘택을 형성할 수 있도록 하였다.
하드마스크로는 폴리실리콘과 텅스텐을 사용할 수 있다. 폴리실리콘의 경우 MIM(Metal Insulator Metal) 구조의 캐패시터 형성시 510℃ ∼ 530℃의 높은 증착 온도로 인하여 캐패시터의 특성이 열화될 가능성이 증대된다. 이로 인해 하드마스크로 텅스텐을 사용할려는 시도가 활발하게 이루고지고 있다.
하지만, 텅스텐을 하드마스크로 사용할 경우 탕스텐을 전도막으로 사용하는 패턴에 대한 영향이 있다.
이하에서는 이러한 예를 살펴 본다. 도 1a 내지 도 1c는 종래기술에 따른 비트라인 금속 배선 형성을 위한 오픈부 형성 공정을 도시한 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 웰, 소자분리막 및 트랜지스터 등의 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(100) 상에 하드마스크(102)/텅스텐막(101) 구조의 비트라인(B/L)을 형성한다.
여기서, 텅스텐막(101)은 텅스텐, 텅스텐 나이트라이드, 텅스텐 실리사이드가 단독 또는 적층된 구조를 모두 포함한다.
이어서, 비트라인(B/L)이 형성된 전면 구조 상부에 층간절연막(103)을 형성한다.
층간절연막(103)을 산화막 계열의 물질막으로 이용할 경우에는 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phopho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
이어서, 후속 포토리소그라피 공정시 뷴균일한 막 표면으로 인한 패턴 불량을 방지하기 위해 평탄화 공정을 실시하여 층간절연막(103) 상부를 평탄화시킨다. 평탄화 공정시에는 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 또는 전면식각 등을 이용한다.
이어서, 층간절연막(103) 상에 하드마스크용 텅스텐막(104a)을 형성한 다음, 하드마스크용 텅스텐막(104a) 상에 비트라인 금속배선 형성을 위한 포토레지스트 패턴(105)을 형성한다.
포토레지스트 패턴(105) 형성시 KrF, ArF 또는 F2 등의 노광원을 이용한 포토리소그라피 공정을 이용할 수 있다.
한편, 포토레지스트 패턴(105)과 하드마스크용 텅스텐막(104a) 사이에 반사방지막을 사용할 수 있는 바, 이는 하드마스크용 텅스텐막(104a)의 높은 반사도에 따른 난반사로 인한 패턴 불량과 하드마스크용 텅스텐막(104a)과 포토레지스트의 약한 접착력으로 인한 패턴 리프팅 현상을 방지하기 위한 것이다.
반사방지막으로는 포토레지스트와 유사한 식각 특성을 갖는 유기 계열(Organic)을 사용하는 것이 바람직하다.
이어서, 도 1b에 도시된 바와 같이, 포토레지스트 패턴(105)을 식각마스크로 하드마스크용 텅스텐막(104a)을 식각하여 비트라인 금속배선 형성 영역을 정의하는 텅스텐 하드마스크(104b)를 형성한 다음, 애싱(Ashing) 또는 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴(105)을 제거한다.
이어서, 텅스텐 하드마스크(104b)를 식각마스크로 층간절연막(103)과 비트라인 하드마스크(102)를 식각하여 비트라인 전도막인 텅스텐막(101)을 노출시키는 오픈부(106)를 형성한다.
여기서, 층간절연막(103)은 복수의 산화막 계열 물질막과 질화막 계열의 물질막이 적층된 구조를 포함한다.
한편, 텅스텐 하드마스크(104b)는 자체가 전도성을 가지므로 제거하여야 한다. 또한 텅스텐 하드마스크(104b)가 잔류하면 임계치수(Critical Dimension; 이하 CD라 함) 측정을 위한 SEM(Scanning Electron Microscopy) 촬영시 전자의 차지-업(Electron charge-up)이 되지 않아 정확한 FICD(Final Inspection Critical Dimension) 측정이 되지 않으므로 텅스텐 하드마스크(104b)는 제거하는 것이 바람직하다.
따라서, 도 1c에 도시된 바와 같이, 전면식각을 실시하여 텅스텐 하드마스크(104b)를 제거한다. 한편, 텅스텐 하드마스크(104b)는 비트라인 전도막인 텅스텐막(101)과 실질적으로 동일한 물질이므로 텅스텐 하드마스크(104b) 제거시 텅스텐막(101)에 대한 어택(107)이 발생하게 된다.
이러한 텅스텐막(101)의 어택은 금속배선의 콘택 저항을 증가시키는 원인이 되므로, 텅스텐막(101)의 어택을 반드시 방지하여야 한다.
도 2는 도 1b를 도시한 SEM 사진이다.
도 2를 참조하면, 텅스텐 하드마스크(104b)를 이용하여 오픈부(106)를 형성하면, 비트라인(B/L) 전도막인 텅스텐막(101)이 노출됨을 확인할 수 있으며. 도시된 'A' 부분에서 후속 텅스텐 하드마스크(104b) 제거시 비트라인(B/L)의 어택이 발생한다.
한편, 이러한 문제점을 해결하기 위해 오픈부9106)를 포토레지스트로 채운 후 텅스텐 하드마스크(104b)를 제거하고 다시 포토레지스트를 제거하는 방법이 제안되었다.
도 3은 포토레지스트를 이용하여 텅스텐막을 제거하는 공정을 도시한 단면도이다.
도 3을 참조하면, 오픈부(106)를 포토레지스트(108)를 이용하여 채우고 있음을 확인할 수 있다.
도 3에 도시된 바와 같이 포토레지스트(108)를 이용하여 오픈부(106)를 채워 하부의 텅스텐막(101)이 노출되는 것을 방지함으로써, 텅스텐 하드마스크(104b) 제거시 텅스텐막(101)의 어택을 방지할 수 있다.
그러나, 이 경우에는 포토레지스트의 증착과 제거 공정이 추가되어야 하므로 생산성이 저하될 뿐만아니라, 포토레지스트 제거시 그 잔류물이 텅스텐막(101) 상에 잔류할 가능성이 증가한다, 포토레지스트 잔유물은 콘택 저항을 증가시키게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 텅스텐을 포함하는 하드마스크를 사용하여 텅스텐을 포함하는 전도막을 노출시키는 오픈부 형성 공정 후 하드마스크 제거시 오픈부에서의 전도막을 손실을 최소화할 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 텅스텐을 포함하는 전도막과, 텅스텐과 식각선택비를 갖는 물질로 이루어지며 상기 전도막 상에 배치된 버퍼 전도막과, 상기 버퍼 전도막 상의 절연성 하드마스크를 구비하는 도전패턴; 상기 도전패턴 상의 절연막; 및 상기 절연막 및 상기 절연성 하드마스크를 관통하여 상기 버퍼 전도막을 통해 상기 전도막과 전기적으로 접속된 도전막을 포함하는 반도체 소자를 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 텅스텐을 포함하는 전도막과, 텅스텐과 식각선택비를 갖는 물질로 이루어지며 상기 전도막 상에 배치된 버퍼 전도막과, 상기 버퍼 전도막 상의 절연성 하드마스크를 구비하는 도전패턴을 형성하는 단계; 상기 도전패턴 상에 절연막을 형성하는 단계; 상기 절연막 상에 텅스텐을 포함하며, 오픈부 형성 예정 영역을 정의하는 하드마스크를 형성하는 단계; 상기 하드마스크를 식각마스크로 상기 절연막을 식각하여 상기 버퍼 전도막의 일부를 노출시키는 오픈부를 형성하는 단계; 및 상기 하드마스크를 제거하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명은 텅스텐을 포함하는 하드마스크를 사용하여 텅스텐을 포함하는 전도막을 노출시키는 오픈부 형성 공정 후 하드마스크 제거시 오픈부 저면 전도막의 손실을 최소화하기 위해 전도막의 구조를 절연성 하드마스크/버퍼 전도막/텅스텐을 포함하는 전도막의 구조로 한다. 여기서 버퍼 전도막은 텅스텐막과 같이 전기 전도도가 우수하며, 텅스텐막을 포함하는 막과의 식각선택비를 갖어 텅스텐을 포함하는 하드마스크 제거시 하부 텅스텐을 포함하는 전도막의 어택을 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 4는 본 발명의 일실시예에 따라 형성된 반도체 소자를 도시한 단면도이다.
도 4를 참조하면, 본 발명의 반도체 소자는 텅스텐을 포함하는 전도막(501)과, 텅스텐과 식각선택비를 갖는 물질로 이루어지며 전도막(501) 상에 배치된 버퍼 전도막(502)과, 버퍼 전도막(502) 상의 절연성 하드마스크(503)를 구비하는 도전패턴(P)과, 도전패턴(P) 상의 절연막(504)과 절연막(504) 및 절연성 하드마스크(503)을 관통하여 버퍼 전도막(502)을 통해 전도막(501)과 전기적으로 접속된 도전막(511)을 구비하여 구성된다.
버퍼 전도막(502)은 텅스텐을 포함하는 전도막(501)과 식각선택비를 갖는 폴리실리콘막 또는 TiN막을 포함하며, 100Å ∼ 500Å 정도의 두께를 갖는 것이 바람직하다. 버퍼 전도막(502)은 텅스텐과 식각선택비를 가져 오픈부 형성 후 텅스텐을 포함하는 하드마스크(도시하지 않음) 제거시 전도막(501)의 손실을 방지한다.
여기서, 텅스텐을 포함하는 전도막(501)은 텅스텐, 텅스텐 나이트라이드, 텅스텐 실리사이드가 단독 또는 적층된 구조를 포함하며, 절연성 하드마스크(503)는 질화막을 포함한다.
도 4의 실시예에서는 비트라인 금속배선의 예를 나타낸 것이므로, 도전패턴(P)은 비트라인이고, 도전막(511)은 금속배선이나, 이외에도 게이트전극과 같이 그 상부에 절연성 하드마스크(503)를 갖는 모든 도전패턴을 포함한다. 또한, 절연막(504)은 산화막을 포함한다.
도전막(511)은 Al, Cu, W, Ti 등을 포함하며, 도면부호 '510'은 Ti, TiN, Ta, TaN 등으로 이루어진 배리어막을 나타낸다.
도 5a 내지 도 5c는 본 발명의 일실시예에 따른 비트라인 금속배선 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 일실시예에 따른 비트라인 금속배선 형성 공정을 살펴본다.
한편, 후술하는 본 발명의 오픈부 형성 공정에서는 비트라인 금속배선 형성 공정을 그 예로 하고 있으나, 이외에 게이트전극 금속배선 형성 공정 등 다양한 형태의 오픈부 형성 공정에 응용이 가능하며, 오픈부 형성을 위한 패턴의 형태로 T-타입, I-타입, 홀-타입 등 다양한 형태에도 응용이 가능하다.
먼저, 도 5a에 도시된 바와 같이, 웰, 소자분리막 및 트랜지스터 등의 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(500) 상에 절연성 하드마스크(503)/텅스텐과 식각선택비를 갖는 물질로 이루어진 버퍼 전도막(502)/텅스텐을 포함하는 전도막(501)의 적층 구조의 비트라인(B/L)을 형성한다.
여기서, 전도막(501)은 텅스텐, 텅스텐 나이트라이드, 텅스텐 실리사이드가 단독 또는 적층된 구조를 모두 포함하며, 버퍼 전도막(503)은 폴리실리콘막 또는 TiN막을 포함하며, 100Å ∼ 500Å의 두께로 형성한다.
이어서, 비트라인(B/L)이 형성된 전면 구조 상부에 절연막(504)을 형성한다. 절연막(504)을 산화막 계열의 물질막으로 이용할 경우에는 BSG막, BPSG막, PSG막, TEOS막, HDP 산화막, SOG막 또는 APL막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
이어서, 후속 포토리소그라피 공정시 뷴균일한 막 표면으로 인한 패턴 불량을 방지하기 위해 평탄화 공정을 실시하여 절연막(504) 상부를 평탄화시킨다. 평탄화 공정시에는 CMP 또는 전면식각 등을 이용한다.
이어서, 절연막(504) 상에 텅스텐을 포함하는 하드마스크용 물질막(505a)을 형성한 다음, 하드마스크용 물질막(505a) 상에 비트라인 금속배선 형성을 위한 포토레지스트 패턴(506)을 형성한다.
포토레지스트 패턴(506) 형성시 KrF, ArF 또는 F2 등의 노광원을 이용한 포토리소그라피 공정을 이용할 수 있다.
한편, 포토레지스트 패턴(506)과 하드마스크용 물질막(505a) 사이에 반사방지막을 사용할 수 있는 바, 이는 하드마스크용 물질막(505a)의 높은 반사도에 따른 난반사로 인한 패턴 불량과 하드마스크용 텅스텐막(505a)과 포토레지스트의 약한 접착력으로 인한 패턴 리프팅 현상을 방지하기 위한 것이다.
반사방지막으로는 포토레지스트와 유사한 식각 특성을 갖는 유기 계열을 사용하는 것이 바람직하다.
텅스텐을 포함하는 하드마스크용 물질막(505a)은 텅스텐, 텅스텐 나이트라이드, 텅스텐 실리사이드 등을 단독 또는 조합한 형태를 포함한다.
이어서, 도 5b에 도시된 바와 같이, 포토레지스트 패턴(506)을 식각마스크로 하드마스크용 물질막(505a)을 식각하여 비트라인 금속배선 형성 영역을 정의하는 하드마스크(505b)를 형성한 다음, 애싱 또는 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴(506)을 제거한다.
이어서, 하드마스크(505b)를 식각마스크로 절연막(504)과 절연성 하드마스크(503)를 식각하여 버퍼 전도막(502)을 노출시키는 오픈부(507)를 형성한다.
여기서, 절연막(504)은 복수의 산화막 계열 물질막과 질화막 계열의 물질막이 적층된 구조를 포함한다.
한편, 하드마스크(505b)는 자체가 전도성을 가지므로 제거하여야 한다. 만일, 텅스텐 하드마스크(505b)가 잔류하면 CD 측정을 위한 SEM 촬영시 전자의 차지-업이 되지 않아 정확한 FICD 측정이 되지 않으므로 하드마스크(505b)는 제거하는 것이 바람직하다.
따라서, 도 5c에 도시된 바와 같이, 전면식각을 실시하여 하드마스크(505b)를 제거한다. 한편, 종래의 경우 하드마스크(505b)는 전도막(501)과 실질적으로 동일한 물질이므로 하드마스크(505b) 제거시 전도막(501)에 대한 어택이 발생하였다.
그러나, 본 발명에서는 텅스텐에 대해 식각선택비를 갖는 버퍼 전도막(502)을 사용함으로 인해, 텅스텐 식각시 주로 사용하는 플로린(Flourine) 가스에 대한 식각 내성을 갖는 버퍼 전도막(502)에 의해 하부의 전도막(501)의 손실이 발생하지 않음을 알 수 있다.
이어서, 오픈부(507)가 형성된 프로파일을 따라 배리어막을 형성하고, 그 상부에 도전막을 형성한 후, 패터닝 공정을 실시함으로써 도 4와 같은 공정 단면을 얻게 된다.
전술한 바와 같이 이루어지는 본 발명은, 텅스텐을 포함하는 하드마스크를 사용하여 텅스텐을 포함하는 전도막을 노출시키는 오픈부 형성 공정 후 하드마스크 제거시 오픈부 저면 전도막의 손실을 최소화하기 위해 전도막의 구조를 절연성 하드마스크/버퍼 전도막/텅스텐을 포함하는 전도막의 구조로 한다. 여기서 버퍼 전도막은 텅스텐막과 같이 전기 전도도가 우수하며, 텅스텐막을 포함하는 막과의 식각선택비를 갖어 텅스텐을 포함하는 하드마스크 제거시 하부 텅스텐을 포함하는 전도막의 어택을 방지할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 하드마스크 제거시 하부의 어택을 방지함으로써, 반도체 소자의 불량을 억제하여 수율을 향상시킬 수 있는 효과가 있다.
도 1a 내지 도 1c는 종래기술에 따른 비트라인 금속 배선 형성을 위한 오픈부 형성 공정을 도시한 단면도.
도 2는 도 1b를 도시한 SEM 사진.
도 3은 포토레지스트를 이용하여 텅스텐막을 제거하는 공정을 도시한 단면도.
도 4는 본 발명의 일실시예에 따라 형성된 반도체 소자를 도시한 단면도.
도 5a 내지 도 5c는 본 발명의 일실시예에 따른 비트라인 금속배선 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
500: 기판 501 : 전도막
502 : 버퍼 전도막 503 : 절연성 하드마스크
504 : 절연막 510 : 배리어막
511 : 도전막

Claims (14)

  1. 텅스텐을 포함하는 전도막과, 텅스텐과 식각선택비를 갖는 물질로 이루어지며 상기 전도막 상에 배치된 버퍼 전도막과, 상기 버퍼 전도막 상의 절연성 하드마스크를 구비하는 도전패턴;
    상기 도전패턴 상의 절연막; 및
    상기 절연막 및 상기 절연성 하드마스크를 관통하여 상기 버퍼 전도막을 통해 상기 전도막과 전기적으로 접속된 도전막
    을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 버퍼 전도막은 폴리실리콘막 또는 TiN막을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 버퍼 전도막은 100Å 내지 500Å의 두께를 갖는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 텅스텐을 포함하는 전도막은 텅스텐, 텅스텐 나이트라이드, 텅스텐 실리사이드가 단독 또는 적층된 구조를 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 절연성 하드마스크는 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 도전패턴은 비트라인 또는 게이트전극을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 전도막은 금속배선을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 절연막은 산화막을 포함하는 것을 특징으로 하는 반도체 소자.
  9. 텅스텐을 포함하는 전도막과, 텅스텐과 식각선택비를 갖는 물질로 이루어지며 상기 전도막 상에 배치된 버퍼 전도막과, 상기 버퍼 전도막 상의 절연성 하드마스크를 구비하는 도전패턴을 형성하는 단계;
    상기 도전패턴 상에 절연막을 형성하는 단계;
    상기 절연막 상에 텅스텐을 포함하며, 오픈부 형성 예정 영역을 정의하는 하드마스크를 형성하는 단계;
    상기 하드마스크를 식각마스크로 상기 절연막을 식각하여 상기 버퍼 전도막의 일부를 노출시키는 오픈부를 형성하는 단계; 및
    상기 하드마스크를 제거하는 단계
    를 포함하는 반도체 소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 버퍼 전도막은 폴리실리콘막 또는 TiN막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 버퍼 전도막은 100Å 내지 500Å의 두께를 갖는 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 제 9 항 또는 제 10 항에 있어서,
    상기 하드마스크를 제거하는 단계에서 플로린 가스를 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  13. 제 9 항에 있어서,
    하드마스크를 형성하는 단계는,
    상기 절연막 상에 텅스텐을 포함하는 하드마스크용 물질막을 증착하는 단계와,
    상기 하드마스크용 물질막 상에 상기 오픈부 형성 예정 영역을 정의하는 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴을 식각마스크로 상기 하드마스크용 물질막을 식각하여 상기 하드마스크를 형성하는 단계와,
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  14. 제 13 항에 있어서,
    상기 포토레지스트 패턴을 형성하는 단계에서, ArF 또는 F2의 노광원을 이용한 포토리소그라피 공정을 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
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