KR20050111937A - 플라즈마 표시 장치 - Google Patents

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Abstract

본 발명은 전력 회수 회로를 포함하는 어드레스 구동 회로에서, 접지 전압과 연결되는 스위칭 소자를 제거하며 어드레스 전압 인가용 스위칭 소자로서 PMOS 트랜지스터를 사용한다. 이와 같이 하면, 전극 전압의 상승 및 하강을 위한 공진을 하나의 트랜지스터로 형성할 수 있고, 어드레스 전극에 접지 전압을 인가하기 위한 트랜지스터를 제거할 수 있으며 하나의 구동회로로 전력 회수용 스위칭 소자와 어드레스 전압 인가용 스위칭 소자를 구동할 수 있으므로 제작비용을 절감하는 효과가 있다.

Description

플라즈마 표시 장치{PLASMA DISPLAY PANEL}
본 발명은 플라즈마 표시 패널(PDP)의 구동 회로에 관한 것으로, 특히 어드레싱 전압을 인가하기 위한 어드레스 구동 회로에 관한 것이다.
플라즈마 표시 패널은 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시 장치로서, 그 크기에 따라 수십에서 수백 만개 이상의 화소가 매트릭스 형태로 배열되어 있다. 이러한 플라즈마 표시 패널은 인가되는 구동 전압 파형의 형태와 방전 셀의 구조에 따라 직류형과 교류형으로 구분된다.
직류형 플라즈마 표시 패널은 전극의 방전 공간이 절연되지 않은 채 노출되어 있어서 전압이 인가되는 동안 전류가 방전 공간에 그대로 흐르게 되며, 이를 위해 전류 제한을 위한 저항을 삽입해야 하는 단점이 있다. 반면 교류형 플라즈마 표시 패널은 전극을 유전체층이 덮고 있어 커패시턴스 성분의 형성으로 전류가 제한되며 방전시 이온의 충격으로부터 전극이 보호되므로 직류형에 비해 수명이 길다는 장점이 있다.
도 1은 교류형 플라즈마 표시 패널의 일부 사시도이다.
도 1에 도시한 바와 같이, 유리 기판(1) 위(도 1에서는 하측)에는 유전체층(2) 및 보호막(3)으로 덮인 주사 전극(4)과 유지 전극(5)이 쌍을 이루어 평행하게 설치된다. 유리 기판(6) 위에는 절연체층(7)으로 덮인 복수의 어드레스 전극(8)이 설치된다. 인접한 어드레스 전극(8) 사이에 있는 절연체층(7) 위에는 어드레스 전극(8)과 평행하게 격벽(9)이 형성되어 있다. 또한, 절연체층(7)의 표면 및 격벽(9)의 양측면에 형광체(10)가 형성되어 있다. 유리 기판(1, 6)은 주사 전극(4) 및 유지 전극(5)에 대해서 어드레스 전극(8)이 직교하도록 방전 공간(11)을 사이에 두고 대향하여 배치되어 있다. 어드레스 전극(8)과 쌍을 이루는 주사 전극(4) 및 유지 전극(5)과의 교차부에 있는 방전 공간이 방전 셀(12)을 형성한다.
도 2는 플라즈마 표시 패널의 전극 배열도를 나타낸다.
도 2에 도시한 바와 같이, 플라즈마 표시 패널의 전극은 n×m의 매트릭스 형태를 가지고 있으며, 구체적으로 열 방향으로는 어드레스 전극(A1∼Am)이 뻗어 있고 행 방향으로는 주사 전극(Y1∼Yn) 및 유지 전극(X1∼Xn)이 뻗어 있다. 도 2에 도시된 방전 셀(12)은 도 1에 도시된 방전 셀(12)에 대응한다.
일반적으로 이러한 교류형 플라즈마 표시 패널의 구동 방법은 시간적인 동작 변화로 표현하면 리셋 기간, 어드레스 기간, 유지 기간으로 이루어진다.
리셋 기간은 셀에 어드레싱 동작이 원활히 수행되도록 하기 위해 각 셀의 상태를 초기화시키는 기간이며, 어드레스 기간은 패널에서 켜지는 셀과 켜지지 않는 셀을 구별하기 위하여 켜지는 셀(어드레싱된 셀)에 벽전하를 쌓아두는 동작을 수행하는 기간이다. 유지 기간은 유지방전 전압 펄스를 인가하여 어드레싱된 셀에 실제로 영상을 표시하기 위한 방전을 수행하는 기간이다.
어드레스 기간에서는 어드레스 전극이 형성된 면과 주사 및 유지 전극이 형성된 면 사이의 방전 공간 등이 용량성 부하(이하, "패널 커패시터"라 함)로 작용하기 때문에 패널에는 커패시턴스 성분이 존재하게 된다. 그러므로 어드레스 전극에 어드레싱을 위한 파형을 인가하기 위해서는 어드레스 방전을 위한 전력 이외에 패널 커패시터에 소정의 전압을 발생시키는 무효 전력이 많이 필요하다. 무효 전력으로 인해 소비 전력이 높은 경우에 어드레스 전극의 구동 IC의 부하가 증가하여 발열이 증가하고 이에 따라 구동 IC가 파괴될 수 있어서, 어드레스 구동 IC에는 무효 전력을 회수하여 재사용하는 전력 회수 회로가 일반적으로 사용된다. 이러한 전력 회수 회로로서 L.F. Weber에 의해 제안된 회로(미국특허 제4,866,349호 및 제5,081,400호)가 있다.
이러한 전력 회수 회로의 사용으로 인해 소비 전력이 높은 영상을 표시하는 경우에 소비 전력을 일정 수준까지 제한할 수는 있지만, 소비 전력이 낮은 영상을 표시하는 경우에도 전력 회수 회로가 동작하여 소비 전력이 높아지는 문제점이 있다. 즉, 모든 방전 셀이 켜지는 표시 패턴에서는 어드레스 전극에 어드레싱에 필요한 전압이 계속 인가되어야 하는데, 종래의 전력 회수 회로에서는 이 경우에도 접지 전압에 연결된 스위칭 소자의 턴온 동작에 의해 계속 전력 회수 동작을 하여 소비 전력이 높아지는 문제점이 있다. 그리고 종래의 전력 회수 회로는 트랜지스터의 스위칭 손실이나 회로의 기생 성분으로 인해 패널 커패시터의 전압을 원하는 전압까지 변경시키지 못하고, 이에 따라 스위칭 소자가 하드 스위칭을 하여서 소비 전력이 높아지는 문제점이 있다.
또한, 종래의 전력 회수 회로에는 패널 커패시터의 전압을 상승시키는 공진 전류를 발생시키기 위한 스위치, 패널 커패시터의 전압을 하강시키는 공진 전류를 발생시키기 위한 스위치, 패널 커패시터에 어드레스 전압을 공급하기 위한 스위치 및 패널 커패시터에 접지 전압을 공급하기 위한 4개의 스위치와 공진 경로를 형성하기 위한 2개의 다이오드가 반드시 필요해서 전력 회수 회로의 단가가 비싸다는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 플라즈마 표시 패널의 소비 전력을 줄일 수 있는 어드레스 구동 회로를 제공하는 것이다. 또한 본 발명은 어드레스 구동 회로의 단가를 줄이는 것을 그 기술적 과제로 한다.
이러한 과제를 해결하기 위한 본 발명의 특징에 따른 플라즈마 표시 장치는,
제1 방향으로 뻗어 있는 복수의 제1 전극 및 상기 제1 전극과 교차하는 제2 방향으로 뻗어 있는 복수의 제2 전극을 포함하는 패널; 상기 복수의 제2 전극에 각각 전기적으로 연결되며 상기 복수의 제2 전극 중 제1 전압이 인가될 제2 전극을 선택하는 복수의 선택 회로; 및 상기 복수의 선택 회로의 제1단에 전기적으로 연결되며 상기 선택 회로에 의해 선택되는 제2 전극에 상기 제1 전압을 인가하는 구동 회로를 포함하며,
상기 구동 회로는,
커패시터; 상기 선택 회로의 제1단에 드레인이 전기적으로 연결되고 상기 커패시터의 제1단에 소스가 전기적으로 연결되는 N채널(NMOS)형 제1 트랜지스터; 상기 선택 회로의 제1단과 상기 제1 트랜지스터의 제1단 사이 또는 상기 제1 트랜지스터의 제2단과 상기 커패시터의 제1단 사이에 전기적으로 연결되는 인덕터; 상기 선택 회로의 제1단에 드레인이 전기적으로 연결되고 상기 제1 전압을 공급하는 제1 전원에 소스가 전기적으로 연결되는 P채널(PMOS)형 제2 트랜지스터; 및 상기 제1 및 제2 트랜지스터의 온오프 동작을 제어하는 트랜지스터 구동회로를 포함한다.
상기 트랜지스터 구동회로에서 출력되는 로우 레벨의 신호에 의하여 상기 제1 트랜지스터가 턴 온된 후에 상기 제2 트랜지스터가 턴 오프되며, 하이 레벨의 신호에 의하여 상기 제1 트랜지스터가 턴 오프된 후에 상기 제2 트랜지스터가 턴 온된다.
상기 트랜지스터 구동회로는,
상기 하이 또는 로우 레벨의 전압을 출력하는 게이트 전압 출력회로; 상기 게이트 전압 출력회로의 출력단과 상기 제1 트랜지스터의 게이트 사이에 연결되는 제1 딜레이 회로; 및 상기 게이트 전압 출력회로의 출력단과 상기 제2 트랜지스터의 게이트 사이에 연결되는 제2 딜레이 회로를 포함하며,
상기 제2 딜레이 회로가 상기 제1 딜레이 회로보다 상기 게이트 전압 출력회로의 출력신호를 지연시킨다.
상기 제1 딜레이 회로는,
상기 게이트 전압 출력회로의 출력단과 상기 제1 트랜지스터의 제어단 사이에 병렬 연결되는 제1 및 제2 저항; 및 상기 제2 저항과 직렬 연결되며, 상기 제3 및 제4 트랜지스터의 접점으로부터 상기 제1 트랜지스터의 제어단으로의 전류 방향을 차단하는 제1 다이오드를 포함하고,
상기 제2 딜레이 회로는,
상기 게이트 전압 출력회로의 출력단과 상기 제2 트랜지스터의 제어단 사이에 병렬 연결되는 제3 및 제4 저항; 및 상기 제3 저항과 직렬 연결되며, 상기 제2 트랜지스터의 제어단으로부터 상기 제3 및 제4 트랜지스터의 접점으로의 전류 방향을 차단하는 제2 다이오드를 포함하며,
상기 제2 저항이 상기 제1 저항보다 크기가 크고, 상기 제3 저항이 상기 제4 저항보다 크기가 큰 것이 바람직하다.
상기 게이트 전압 출력회로는,
제1 단이 제1 전원에 전기적으로 연결되는 NPN 타입(또는 PNP타입)의 제3 트랜지스터; 및 제1 단이 상기 제3 트랜지스터의 제2 단과 전기적으로 연결되며 제2 단이 제2 전원에 전기적으로 연결되며 제어단이 상기 제3 트랜지스터의 제어단과 전기적으로 연결되는 PNP 타입(또는 NPN 타입)의 제4 트랜지스터를 포함한다.
상기 제1 트랜지스터에는 제1단과 제2단에 각각 캐소드와 애노드가 대응되는 바디 다이오드가 형성되어 있으며, 상기 구동 회로는 상기 인덕터를 통하여 상기 제2 전극, 상기 제1 트랜지스터 및 상기 커패시터로 형성되는 제1 방향의 제1 전류로 상기 제2 전극의 전압을 감소시킨 후, 상기 인덕터를 통하여 상기 커패시터, 상기 제1 트랜지스터의 바디 다이오드 및 상기 제2 전극으로 형성되는 제2 방향의 제2 전류로 상기 제2 전극의 전압을 증가시킨다.
상기 구동 회로는,
상기 제2 트랜지스터의 드레인에 캐소드가 전기적으로 연결되고 제3 전원에 애노드가 전기적으로 연결되는 제2 다이오드를 더 포함한다.
상기 구동 회로는 상기 제2 전극의 전압을 증가시킨 후 상기 제2 트랜지스터를 통하여 상기 제2 전극에 상기 제2 전압을 인가한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 간접적으로 연결되어 있는 경우도 포함한다.
그리고 본 발명에서 전압을 유지한다는 표현은 특정 2점간의 전위차가 시간 경과에 따라 변화하여도 그 변화가 설계상 허용될 수 있는 범위 내이거나 변화의 원인이 당업자의 설계 관행에서는 무시되고 있는 기생 성분에 의한 경우를 포함한다.
이제 본 발명의 실시예에 따른 플라즈마 표시 장치 및 플라즈마 표시 패널의 구동 장치와 구동 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 3은 본 발명의 제1 실시예에 따른 플라즈마 표시 장치의 개략적인 개념도이다.
도 3에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(100), 어드레스 구동부(200), 주사·유지 구동부(300) 및 제어부(400)를 포함한다. 도 3에서는 주사·유지 구동부(300)를 하나의 블록으로 도시하였지만, 일반적으로 주사 구동부와 유지 구동부로 분리되어 형성되어 있으며, 하나로 통합되어 형성될 수도 있다.
플라즈마 표시 패널(100)은 열 방향으로 뻗어있는 복수의 어드레스 전극(A1∼Am), 행 방향으로 서로 쌍을 이루면서 뻗어있는 복수의 주사 전극(Y1∼Y n) 및 복수의 유지 전극(X1∼Xn)을 포함한다. 어드레스 구동부(200)는 제어부(400)로부터 어드레스 구동 제어 신호를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 어드레스 신호를 각 어드레스 전극(A1∼Am)에 인가한다. 주사·유지 구동부(300)는 제어부(400)로부터 유지방전 제어 신호를 수신하여 주사 전극(Y1∼Yn)과 유지 전극(X1∼Xn)에 유지방전 펄스를 번갈아 입력함으로써 선택된 방전 셀에 대하여 유지방전을 수행한다. 제어부(400)는 외부로부터 영상 신호를 수신하여 어드레스 구동 제어 신호와 유지방전 제어 신호를 생성하여 각각 어드레스 구동부(200)와 주사·유지 구동부(300)에 인가한다.
그리고 어드레스 구동부(200), 주사·유지 구동부(300) 및 제어부(400)는 일반적으로 인쇄 회로 기판(printed circuit board, PCB) 형태로 제작되어 샤시 베이스(도시하지 않음)에 장착된다. 그리고 샤시 베이스는 플라즈마 표시 패널(100)에서 영상이 표시되는 면의 반대측에 배치되어 플라즈마 표시 패널(100)과 결합된다.
일반적으로 플라즈마 표시 패널은 한 프레임을 복수의 서브필드로 나누어 구동되며, 각 서브필드의 어드레스 기간에서 복수의 방전 셀 중 방전될 방전 셀이 선택된다. 이때, 방전 셀을 선택하기 위해서 어드레스 기간에서는, 주사 전극에 순차적으로 주사 전압을 인가하고 주사 전압이 인가되지 않는 주사 전극을 양의 전압으로 바이어스한다. 그리고 주사 전압이 인가된 주사 전극에 의해 형성되는 복수의 방전 셀 중에서 선택하고자 하는 방전 셀을 통과하는 어드레스 전극에 어드레싱을 위한 전압(이하, "어드레스 전압"이라 함)을 인가하고, 선택하지 않는 어드레스 전극에는 기준 전압을 인가한다. 일반적으로 어드레스 전압은 양의 전압을 사용하고 주사 전압은 접지 전압 또는 음의 전압을 사용하여, 어드레스 전압이 인가된 어드레스 전극과 주사 전압이 인가된 주사 전극에서 방전이 일어나서 해당 방전 셀이 선택된다. 그리고 기준 전압으로 접지 전압이 많이 사용된다.
아래에서는 선택하는 주사 전극에 인가되는 주사 전압과 선택하지 않는 어드레스 전극에 인가되는 기준 전압을 각각 접지 전압으로 가정하여 어드레스 구동부(200)에 포함된 어드레스 구동 회로에 대해서 도 4를 참조하여 설명한다.
도 4는 본 발명의 제1 실시예에 따른 어드레스 구동 회로를 나타내는 도면이다.
도 4에 나타낸 바와 같이, 본 발명의 제1 실시예에 따른 어드레스 구동 회로는 전력 회수 회로(210)와 복수의 어드레스 선택 회로(2201∼220m)를 포함한다. 어드레스 선택 회로(2201∼220m)는 복수의 어드레스 전극(A1∼Am )에 각각 연결되며, 각각 두 개의 스위칭 소자(AH, AL)를 구동용 및 접지용으로서 포함한다. 스위칭 소자(AH, AL)에는 바디 다이오드를 가지는 전계 효과 트랜지스터를 사용할 수 있으며, 동일 또는 유사한 기능을 하는 다른 스위칭 소자로 이루어질 수도 있다. 도 4에서는 스위칭 소자(AH, AL)를 n채널형 MOSFET으로 도시하였으며, 스위칭 소자(A H, AL)에는 소스에서 드레인 방향으로 바디 다이오드가 형성된다. 구동 스위칭 소자(AH)의 제1 단자(드레인)는 전력 회수 회로(210)에 제2 단자(소스)는 어드레스 전극(A1∼Am)에 연결되며, 구동 스위칭 소자(AH)가 턴온되면 전력 회수 회로(210)에서 공급되는 어드레스 전압(Va)이 어드레스 전극(A1∼Am)에 전달된다. 접지 스위칭 소자(AL)는 제1 단자(드레인)가 어드레스 전극(A1∼Am)에 연결되고 제2 단자(소스)가 기준 전압(도 4에서는 접지 전압)에 연결되며, 접지 스위칭 소자(AL)가 턴온되면 접지 전압이 어드레스 전극(A1∼Am)에 전달된다. 그리고 원칙적으로 구동 스위칭 소자(AH)와 접지 스위칭 소자(AL)가 동시에 턴온되지 않으므로 통상은 절환 스위치로 생각할 수 있다.
이와 같이, 어드레스 전극(A1∼Am)에 각각 연결된 어드레스 선택 회로(2201∼220m)의 양 스위칭 소자(AH, AL)가 제어 신호에 의해 턴온 또는 턴오프되어 어드레스 전극(A1∼Am)에 어드레스 전압(Va) 또는 접지 전압이 인가된다. 즉, 어드레스 기간에서 구동 스위칭 소자(AH)가 턴온되어 어드레스 전압(Va)이 인가된 어드레스 전극은 선택이 되고 접지 스위칭 소자(AL)가 턴온되어 접지 전압이 인가된 어드레스 전극은 선택이 되지 않는다(비선택).
그리고 전력 회수 회로(210)는 스위칭 소자(Aa, Aerc), 인덕터(L), 다이오드(Dg) 및 커패시터(C1, C2)를 포함한다. 스위칭 소자(Aa , Aerc)는 바디 다이오드를 가지는 전계 효과 트랜지스터로 이루어질 수 있으며, 동일 또는 유사한 기능을 하는 다른 스위칭 소자로 이루어질 수도 있다. 도 4에서는 스위칭 소자(Aa, Aerc )를 n채널형 MOSFET으로 도시하였으며, 스위칭 소자(Aa, Aerc)에는 각각 소스에서 드레인 방향으로 바디 다이오드가 형성된다. 스위칭 소자(Aa)의 제1 단자(드레인)는 어드레스 전압(Va)을 공급하는 전원(또는 전원선)(Va)에 연결되고 제2 단자(소스)는 어드레스 선택 회로(2201∼220m)의 구동 스위칭 소자(AH)의 제1 단자에 연결되어 있다. 또한 전원(Va)과 어드레스 선택 회로 사이에 스위칭 소자(Aa)에 형성된 바디 다이오드와 동일한 방향으로 다이오드(Da)를 연결할 수 있다.
인덕터(L)의 제1 단자가 어드레스 선택 회로(2201∼220m)의 구동 스위칭 소자(AH)의 제1 단자에 연결되며, 스위칭 소자(Aerc)의 제1 단자(드레인)가 인덕터(L)의 제2 단자에 연결되어 있다. 커패시터(C1, C2)는 전원(Va)과 접지 전압 사이에 직렬로 연결되어 있으며, 스위칭 소자(Aerc)의 제2 단자(소스)가 커패시터(C1, C 2)의 접점에 연결되어 있다. 이때, 인덕터(L)와 스위칭 소자(Aerc) 사이의 연결 순서는 바뀔 수 있다. 그리고 다이오드(Dg)는 캐소드가 어드레스 선택 회로(2201∼220 m)의 구동 스위칭 소자(AH)의 제1 단자에 연결되고 애노드가 접지 전압에 연결되어 있다.
도 4에서는 어드레스 선택 회로(2201∼220m)에 하나의 전력 회수 회로(210)가 연결되어 있는 것으로 도시하였지만, 어드레스 선택 회로(2201∼220m)를 몇 개의 그룹으로 분할하여 각 그룹마다 전력 회수 회로(210)를 연결시킬 수 있다. 또한 도 4에서는 커패시터(C1, C2)를 어드레스 전압(Va)을 공급하는 전원(V a)과 접지 전압 사이에 직렬 연결하였지만, 커패시터(C1)를 제거할 수도 있다.
다음, 도 5 내지 도 12d를 참조하여 본 발명의 제1 실시예에 따른 어드레스 구동 회로의 동작에 대해서 설명한다. 그리고 도 5 내지 도 12d에서는 인덕터(L)에 흐르는 전류의 방향을 구분하기 위해 인덕터(L)의 제1 단자에서 제2 단자로 흐르는 전류의 방향을 "양의 방향"으로 정의하고 인덕터(L)의 제2 단자에서 제1 단자로 흐르는 전류의 방향을 "음의 방향"으로 정의한다. 또한, 아래에서는 방전 전압에 비해 반도체 소자(스위칭 소자, 다이오드)의 문턱 전압이 매우 낮으므로 문턱 전압을 0V로 간주하고 근사 처리한다.
도 5는 도 4의 어드레스 구동 회로의 개략적인 도면이다.
도 5에서는 설명의 편의상 인접한 두 개의 어드레스 선택 회로(2202i-1, 2202i)만을 도시하였으며, 어드레스 전극과 주사 전극에 의해 형성되는 용량성 성분을 패널 커패시터(Cp1, Cp2)로 도시하였다. 또한, 앞에서 설명한 것처럼 패널 커패시터의 주사 전극 측에는 접지 전압이 인가되는 것으로 하였다.
도 5를 보면, 전력 회수 회로(210)가 어드레스 선택 회로(2202i-1, 2202i)의 구동 스위칭 소자(AH1, AH2)를 통하여 패널 커패시터(Cp1, Cp2 )에 연결되어 있으며, 어드레스 선택 회로(2202i-1, 2202i)의 접지 스위칭 소자(AL1, A L2)는 접지 전압에 연결되어 있다. 패널 커패시터(Cp1)는 어드레스 전극(A2i-1)과 주사 전극에 의해 형성되는 용량성 성분이며, 패널 커패시터(Cp2)는 어드레스 전극(A2i)과 주사 전극에 의해 형성되는 용량성 성분이다.
아래에서는 하나의 서브필드에서 화면에 표시되는 명암(온/오프) 패턴과 어드레스 신호 파형의 관계를 도 6 내지 도 8에 나타낸 대표적인 패턴을 예로 들어 어드레스 구동 회로의 동작과 함께 설명한다. 이러한 대표적인 패턴으로 어드레스 선택 회로(2201∼220m)의 스위칭 상태의 변화가 많은 도트 온/오프 패턴(dot on/off pattern)이나 라인 온/오프 패턴(line on/off pattern) 및 어드레스 선택 회로(2201∼220m)의 스위칭 상태의 변화가 없는 풀 화이트 패턴(full white pattern)이 있다.
도 6 내지 도 8은 각각 도트 온/오프 패턴, 라인 온/오프 패턴 및 풀 화이트 패턴의 개념도이다.
이러한 패턴은 어드레스 선택 회로(2201∼220m)의 스위칭에 의해 결정되며, 어떠한 패턴을 구현하는 경우에도 전력 회수 회로(210)의 스위칭 소자(Aa, Aerc)의 구동 타이밍은 동일하다. 그리고 어드레스 선택 회로의 스위칭 상태의 변화라는 것은 주사 전극이 순차적으로 선택될 때 어드레스 선택 회로의 양 스위칭 소자(AH, AL)의 턴온/턴오프 동작이 반복되는 것을 말한다. 즉, 주사 전극이 순차적으로 선택될 때 어드레스 전극에 어드레스 전압과 접지 전압이 교대로 인가되는 경우에 어드레스 선택 회로의 스위칭 상태의 변화가 많이 발생한다.
먼저, 도 6에 나타낸 도트 온/오프 패턴은 순차적으로 주사 전극(Y1, Y2, Y3 , Y4)이 선택될 때 홀수 번째 어드레스 전극(A1, A3)과 짝수 번째 어드레스 전극(A2, A4)에 교대로 어드레스 전압이 인가되어서 발생하는 명암 표시 패턴이다. 예를 들어 첫 번째 주사 전극(Y1)이 선택될 때는 홀수 번째 어드레스 전극(A1, A3 )에만 어드레스 전압이 인가되어 첫 번째 행의 홀수 번째 열이 선택되고, 두 번째 주사 전극(Y2)이 선택될 때는 짝수 번째 어드레스 전극(A2, A4)에만 어드레스 전압이 인가되어 두 번째 행의 짝수 번째 열에서 발광이 선택된다. 즉, 주사 전극(Y1)이 선택될 때는 홀수 번째 어드레스 선택 회로의 구동 스위칭 소자(AH)가 모두 턴온되는 동시에 짝수 번째 어드레스 선택 회로의 접지 스위칭 소자(AL)가 모두 턴온되며, 주사 전극(Y2)이 선택될 때는 짝수 번째 어드레스 선택 회로의 구동 스위칭 소자(AH)가 턴온되는 동시에 홀수 번째 어드레스 선택 회로의 접지 스위칭 소자(AL)가 턴온된다.
다음, 도 7에 나타낸 라인 온/오프 패턴은 첫 번째 주사 전극(Y1)이 선택될 때 모든 어드레스 전극(A1∼A4)에 어드레스 전압이 인가되지만 두 번째 주사 전극(Y2)이 선택될 때는 모든 어드레스 전극(A1∼A4)에 어드레스 전압이 인가되지 않는 표시 형태가 반복되어 얻어지는 표시 패턴이다. 즉, 주사 전극(Y1)이 구동될 때는 모든 어드레스 선택 회로의 구동 스위칭 소자(AH)가 턴온되고, 주사 전극(Y2)이 구동될 때는 모든 어드레스 선택 회로의 접지 스위칭 소자(AL)가 턴온된다.
그리고 도 8의 풀 화이트 패턴은 순차적으로 주사 전극이 선택될 때 모든 어드레스 전극에 어드레스 전압이 계속 인가되어 발생하는 표시 패턴이다. 즉, 모든 어드레스 선택 회로의 구동 스위칭 소자(AH)가 항상 턴온되어 있다.
이와 같이 도트 온/오프 패턴과 라인 온/오프 패턴에서는 어드레스 선택 회로의 접지 스위칭 소자(AL)가 주기적으로 턴온되지만, 풀 화이트 패턴에서는 접지 스위칭 소자(AL)가 턴온되지 않는다. 접지 스위칭 소자(AL)의 턴온 여부에 따라 도 5의 전력 회수 회로에서 커패시터(C2)의 전압이 달라진다.
아래에서는 도트 온/오프 패턴과 라인 온/오프 패턴은 접지 스위칭 소자(AL)가 주기적으로 턴온된다는 점에서 유사하게 동작하므로, 도트 온/오프 패턴과 풀 화이트 패턴을 예를 들어 도 5의 어드레스 구동 회로의 동작에 대해서 상세하게 설명한다.
1. 도트 온/오프 패턴 - 도 9, 도 10a 내지 도 10h 참조
먼저, 도트 온/오프 패턴을 예로 들어 어드레스 선택 회로(2201∼220m)의 스위칭 변화가 많은 패턴을 표시하는 경우의 어드레스 구동 회로의 시계열적 동작 변화에 대해서 도 9, 도 10a 내지 도 10h를 참조하여 설명한다. 여기서, 동작 변화는 8개의 모드(M1∼M8)로 일순하며, 모드 변화는 스위칭 소자의 조작에 의해 생긴다. 그리고 여기서 공진으로 칭하고 있는 현상은 연속적 발진은 아니며 스위칭 소자(Aerc)의 턴온시에 생기는 인덕터(L)와 패널 커패시터(Cp1 및/또는 Cp2 )의 조합에 의한 전압 및 전류의 변화 현상이다.
도 9는 도트 온/오프 패턴을 나타내기 위한 도 5의 전력 회수 회로의 구동 타이밍도이다. 도 10a 내지 도 10h는 도 9의 구동 타이밍에 따른 도 5의 어드레스 구동 회로의 각 모드에서의 전류 경로를 나타내는 도면이다.
도 5의 회로에서 도트 온/오프 패턴을 표시하는 경우에는, 하나의 주사 전극이 선택되는 경우에 홀수 번째 어드레스 전극(A2i-1)에 연결된 어드레스 선택 회로(2202i-1)의 구동 스위칭 소자(AH1)와 짝수 번째 어드레스 전극(A2i )에 연결된 어드레스 선택 회로(2202i)의 접지 스위칭 소자(AL2)가 턴온되고 어드레스 선택 회로(2202i)의 구동 스위칭 소자(AH2)와 어드레스 선택 회로(2202i-1)의 접지 스위칭 소자(AL1)가 턴오프된다. 다음 주사 전극이 선택되는 경우에는 구동 스위칭 소자(AH1)와 접지 스위칭 소자(AL2)가 턴오프되고 구동 스위칭 소자(AH2 )와 접지 스위칭 소자(AL1)가 턴온된다. 그리고 이러한 동작이 반복된다. 이와 같이 도트 온/오프 패턴을 표시하는 경우에는 주사 전극(Y1∼Yn)에 순차적으로 인가되는 주사 전압에 동기하여 어드레스 선택 회로(2202i-1, 2202i)의 구동 스위칭 소자(AH1 , AH2)와 접지 스위칭 소자(AL1, AL2)의 턴온/턴오프 동작이 계속 반복된다.
도 9에서 모드 1(M1)이 시작되기 전에 스위칭 소자(AH1, AL2, Aa)가 턴온되고 스위칭 소자(AH2, AL1)가 턴오프되어 패널 커패시터(Cp1)에는 Va 전압이 인가되고 패널 커패시터(Cp2)에는 0V 전압이 인가되어 있는 것으로 가정한다. 즉, 홀수 번째 어드레스 전극(A2i-1)에 Va 전압이 인가되고 짝수 번째 어드레스 전극(A2i )에 0V 전압이 인가되어 있는 것으로 가정한다.
먼저, 모드 1(M1)에서는 스위칭 소자(AH1, AL2, Aa)가 턴온되고 스위칭 소자(AH2, AL1)가 턴오프된 상태에서 스위칭 소자(Aerc)가 턴온(채널이 턴온)된다. 그러면 도 10a에 나타낸 바와 같이 전원(Va), 스위칭 소자(Aa), 인덕터(L), 스위칭 소자(Aerc) 및 커패시터(C2)의 경로를 통하여 인덕터(L)와 커패시터(C2)로 전류가 주입되어 커패시터(C2)에 전압이 충전된다. 여기서 인덕터(L)에 흐르는 전류(IL)는 (V a-V2)/L의 기울기를 가지고 선형적으로 증가한다. 그리고 패널 커패시터(Cp1)에는 V a 전압이 인가되고 패널 커패시터(Cp2)에는 0V 전압이 인가되어 있다.
모드 2(M2)에서는 스위칭 소자(Aa)가 턴오프되어 도 10b와 같이 패널 커패시터(Cp1), 구동 스위칭 소자(AH1)의 바디 다이오드, 인덕터(L), 스위칭 소자(A erc) 및 커패시터(C2)로 공진 경로(①)가 형성된다. 도 9에 나타낸 바와 같이 공진 경로에서 공진 전류(IL)가 사인파(sinewave)로 형성되며, 양의 방향의 공진 전류(IL)에 의해 패널 커패시터(Cp1)가 방전되어 패널 커패시터(Cp1)의 전압(Vp1)이 감소한다. 그리고 패널 커패시터(Cp1)에서 방전된 공진 전류는 커패시터(C2)로 공급되어 커패시터(C 2)에 전압이 충전된다. 이때, 접지 스위칭 소자(AL2)가 턴온되어 있으므로 패널 커패시터(Cp2)의 전압(Vp2)은 0V 전압으로 계속 유지된다. 그리고 패널 커패시터(C p1)의 전압(Vp1)은 0V 전압보다 작아지면 패널 커패시터(Cp1)가 연결된 접지 스위칭 소자(AL1)의 바디 다이오드 또는 접지 전압에 연결된 다이오드(Dg)에 의해 패널 커패시터(Cp1)의 전압(Vp1)은 0V 전압 이하로 감소하지 않는다.
여기서, 커패시터(C2)의 전압(V2)에 따라서 공진 전류가 0A가 될 때 패널 커패시터(Cp1)의 전압(Vp1)의 전압이 달라진다. 커패시터(C2)의 전압(V 2)이 높은 경우에는 양의 방향의 공진 전류만으로는 패널 커패시터(Cp1)의 전압(Vp1)이 0V 전압까지는 감소하지 않으며, 커패시터(C2)의 전압(V2)이 낮은 경우에는 양의 방향의 공진 전류가 흐르는 동안 패널 커패시터(Cp1)의 전압(Vp1)이 0V 전압까지 감소할 수 있다. 만약, 패널 커패시터(Cp1)의 전압(Vp1)이 0V 전압으로 된 이후에 양의 방향의 공진 전류(IL)가 남아 있으면, 이 잔류 전류(IL)는 다이오드(Dg), 인덕터(L), 스위칭 소자(Aerc) 및 커패시터(C2)의 경로(②)를 통하여 커패시터(C2)로 회수된다. 그리고 패널 커패시터(Cp1)의 전압(Vp1)이 0V 전압까지 감소하지 못한 경우에 패널 커패시터(Cp1)의 잔류 전압은 아래의 모드 3(M3)에서 접지 스위칭 소자(AL1)가 턴온될 때 방전된다.
다음, 모드 3(M3)에서는 어드레스 전극(A2i)을 선택하고 어드레스 전극(A2i-1)을 선택하지 않기 위해 스위칭 소자(AH1, AL2)가 턴오프되고 스위칭 소자(AH2 , AL1)가 턴온된다. 턴온된 스위칭 소자(AL1)에 의해 패널 커패시터(Cp1)에는 0V 전압이 인가된다. 이때, 앞에서 설명한 것처럼 패널 커패시터(Cp1)의 전압(Vp1)이 0V 전압 이상인 경우에는 패널 커패시터(Cp1)의 잔류 전압이 접지 스위칭 소자(AL1)를 통하여 방전된다. 그리고 모드 2(M2)에서 공진 전류(IL)가 0A로 되면 공진의 원리에 의해 스위칭 소자(Aerc)의 바디 다이오드를 통해 음의 방향으로 다시 공진 전류가 흐른다. 즉, 도 10c에 나타낸 것처럼 커패시터(C2), 스위칭 소자(Aerc)의 바디 다이오드, 인덕터(L), 구동 스위칭 소자(AH2) 및 패널 커패시터(Cp2)로 공진 경로가 형성된다. 음의 방향의 공진 전류(IL)에 의해 패널 커패시터(Cp2)가 충전되어 패널 커패시터(C p2)의 전압(Vp2)이 증가한다. 여기서, 패널 커패시터(Cp2)의 전압(Vp2)이 V a 전압을 넘으면 자동적으로 스위칭 소자(Aa)의 바디 다이오드 또는 다이오드(Da)가 도통되므로 패널 커패시터(Cp2)의 전압(Vp2)은 Va 전압을 넘지 않는다.
모드 4(M4)에서는 스위칭 소자(Aa)가 턴온(채널이 턴온)되고 스위칭 소자(Aerc)가 턴오프되어 도 10d와 같이 패널 커패시터(Cp2)에 Va 전압이 인가된다. 그리고 패널 커패시터(Cp2)가 Va 전압이 된 후 인덕터(L)에 남아 있는 전류(I L)는 커패시터(C2), 스위칭 소자(Aerc)의 바디 다이오드, 인덕터(L) 및 스위칭 소자(A a)의 바디 다이오드 또는 다이오드(Da)를 통하여 전원(Va)으로 회수된다.
그리고 모드 3 및 4(M3, M4)에서 패널 커패시터(Cp1)에 충전되는 공진 전류 및 전원(Va)으로 회수되는 전류는 커패시터(C2)에서 방전되는 전류이므로 커패시터(C2)의 전압이 감소한다.
이와 같이 모드 1 내지 4(M1∼M4)를 통하여 전력 회수 회로(210)는 어드레스 선택 회로(2202i)의 구동 스위칭 소자(AH2)를 통하여 어드레스 전극(A2i )에 Va 전압을 인가한다. 그리고 어드레스 선택 회로(2202i-1)의 접지 스위칭 소자(AL1)를 통하여 어드레스 전극(A2i-1)에 0V 전압이 인가된다.
다음, 모드 5(M5) 내지 모드 8(M8)에서는 어드레스 선택 회로의 스위칭 소자 동작만 바뀌고 전력 회수 회로의 스위칭 소자 동작은 동일하다.
모드 5(M5)에서는 스위칭 소자(AH2, AL1, Aa)가 턴온되고 스위칭 소자(A H1, AL2)가 턴오프된 상태에서 스위칭 소자(Aerc)가 턴온(채널이 턴온)된다. 그러면 도 10e에 나타낸 바와 같이 전원(Va), 스위칭 소자(Aa), 인덕터(L), 스위칭 소자(A erc) 및 커패시터(C2)의 경로를 통하여 인덕터(L2)와 커패시터(C2)로 전류가 주입되어 커패시터(C2)에 전압이 충전된다. 여기서 인덕터(L)에 흐르는 전류(IL)는 (Va -V2)/L의 기울기를 가지고 선형적으로 증가한다. 그리고 패널 커패시터(Cp1)에는 0V 전압이 인가되고 패널 커패시터(Cp2)에는 Va 전압이 인가되어 있다.
모드 6(M6)에서는 스위칭 소자(Aa)가 턴오프되어 도 10f와 같이 패널 커패시터(Cp2), 구동 스위칭 소자(AH2)의 바디 다이오드, 인덕터(L), 스위칭 소자(A erc) 및 커패시터(C2)로 공진 경로(①)가 형성된다. 이 공진 경로에서의 양의 방향의 공진 전류(IL)에 의해 패널 커패시터(Cp2)가 방전되어 그 전압(Vp2)이 감소한다. 그리고 패널 커패시터(Cp2)에서 방전된 공진 전류는 커패시터(C2)로 공급되어 커패시터(C 2)에 전압이 충전된다. 이때, 접지 스위칭 소자(AL1)가 턴온되어 있으므로 패널 커패시터(Cp1)의 전압(Vp1)은 0V 전압으로 계속 유지된다. 그리고 패널 커패시터(C p2)가 연결된 접지 스위칭 소자(AL2)의 바디 다이오드 또는 접지 전압에 연결된 다이오드(Dg)에 의해 패널 커패시터(Cp2)의 전압(Vp2)은 0V 전압 이하로 감소하지 않는다.
모드 6(M6)에서도 모드 2(M2)에서 설명한 것처럼 커패시터(C2)의 전압(V2)에 따라서 공진 전류가 0A가 될 때 패널 커패시터(Cp2)의 전압(Vp2)의 전압이 달라진다. 패널 커패시터(Cp2)의 전압(Vp2)이 0V 전압으로 된 이후에 양의 방향의 공진 전류(IL)가 남아 있으면, 이 잔류 전류(IL)는 다이오드(Dg), 인덕터(L), 스위칭 소자(Aerc) 및 커패시터(C2)의 경로(②)를 통하여 커패시터(C2)로 회수된다. 그리고 패널 커패시터(Cp2)의 전압(Vp2)이 0V 전압까지 감소하지 못한 경우에 패널 커패시터(Cp2)의 잔류 전압은 아래의 모드 7(M7)에서 접지 스위칭 소자(AL2)가 턴온될 때 방전된다.
다음, 모드 7(M7)에서는 어드레스 전극(A2i-1)을 선택하고 어드레스 전극(A2i)을 선택하지 않기 위해 스위칭 소자(AH2, AL1)가 턴오프되고 스위칭 소자(AH1 , AL2)가 턴온된다. 턴온된 스위칭 소자(AL2)에 의해 패널 커패시터(Cp2)에 0V 전압이 인가된다. 이때, 패널 커패시터(Cp2)의 전압(Vp2)이 0V 전압 이상인 경우에는 패널 커패시터(Cp2)의 잔류 전압이 접지 스위칭 소자(AL2)를 통하여 방전된다. 그리고 모드 3(M3)에서 설명한 것처럼 커패시터(C2), 스위칭 소자(Aerc)의 바디 다이오드, 인덕터(L), 구동 스위칭 소자(AH2) 및 패널 커패시터(Cp1)로 공진 경로가 형성된다. 이 공진 경로에서의 음의 방향의 전류에 커패시터(C2)에서 패널 커패시터(Cp1)로 전류가 공급되어 패널 커패시터(Cp1)의 전압(Vp1)은 증가한다. 여기서, 패널 커패시터(Cp2)의 전압(Vp2)이 Va 전압을 넘으면 자동적으로 스위칭 소자(A a)의 바디 다이오드또는 다이오드(Da)가 도통되므로 패널 커패시터(Cp2)의 전압(Vp2 )은 Va 전압을 넘지 않는다.
모드 8(M8)에서는 스위칭 소자(Aa)가 턴온(채널이 턴온)되고 스위칭 소자(Aerc)가 턴오프되어 도 10h와 같이 패널 커패시터(Cp1)에 Va 전압이 인가된다. 그리고 패널 커패시터(Cp1)가 Va 전압이 된 후 인덕터(L)에 남아 있는 전류는 커패시터(C2), 스위칭 소자(Aerc)의 바디 다이오드, 인덕터(L) 및 스위칭 소자(A a)의 바디 다이오드 또는 다이오드(Da)를 통하여 전원(Va)으로 회수된다.
모드 7 및 8(M7, M8)에서도 패널 커패시터(Cp1)에 충전되는 공진 전류 및 전원(Va)으로 회수되는 전류는 커패시터(C2)에서 방전되는 전류이므로 커패시터(C 2)의 전압이 감소한다.
이와 같이 모드 5 내지 8(M5∼M8)을 통하여 전력 회수 회로(210)는 어드레스 선택 회로(2202i-1)의 구동 스위칭 소자(AH1)를 통하여 어드레스 전극(A2i-1 )에 Va 전압을 인가한다. 그리고 어드레스 선택 회로(2202i)의 접지 스위칭 소자(AL2)를 통하여 어드레스 전극(A2i)에 0V 전압이 인가된다. 이러한 모드 1 내지 8(M1∼M8)의 동작이 반복되면서 도트 온/오프 패턴이 구현된다.
여기서 커패시터(C2)의 축적 에너지의 이동 상황에 대해서 설명한다. 먼저, 모드 1(M1)을 보면 전원(Va)에서 인덕터(L2)를 통하여 커패시터(C2)에 전류(에너지)가 공급되고, 모드 2(M2)에서는 패널 커패시터(Cp1)가 방전되면서 커패시터(C2)에 전류(에너지)가 공급된다. 즉, 모드 1 및 2(M1, M2)에서는 커패시터(C2)에 에너지가 충전되어 커패시터(C2)의 전압이 ΔV1만큼 상승한다. 다음, 모드 3(M3)에서는 커패시터(C2)에서 인덕터(L)를 통하여 전류가 공급되어 패널 커패시터(Cp2)의 전압이 증가하고, 남은 전류는 전원(Va)으로 회수되어 에너지 순환된다. 즉, 모드 3(M3)에서는 커패시터(C2)에서 에너지가 방전되어 커패시터(C2)의 전압이 ΔV2만큼 하강한다. 그런데 초기에 커패시터(C2)에 Va/2 전압이 충전되어 있다고 가정하면, 커패시터(C2)의 충전시에는 모드 1(M1)에서 전원(Va)을 통하여 에너지를 더 공급하므로 커패시터(C2)의 충전 에너지가 커패시터(C2)의 방전 에너지보다 크다. 즉, ΔV1이 ΔV2보다 크다. 모드 5 내지 8(M5∼M8)에서 커패시터(C2)에 충전 및 방전되는 에너지도 모드 1 내지 4(M1∼M4)에서와 동일하다. 그리고 패널 커패시터(Cp1 또는 Cp2)는 0V로 된 이후에 모드 3 또는 7(M3, M7)에서 다시 충전이 되므로, 모드 1 내지 8(M1∼M8)이 반복되어도 패널 커패시터(Cp1 또는 Cp2)를 충전하기 위해 커패시터(C2)에서 방전되는 에너지는 실질적으로 일정하다.
그런데 커패시터(C2)의 충전 에너지가 방전 에너지보다 커서 커패시터(C2)의 전압이 증가하게 되면, 모드 1 및 2(M1, M2) 또는 모드 5 및 6(M5, M6)에서 커패시터(C2)에 충전되는 에너지가 감소한다. 즉, 모드 1 내지 8(M1∼M8)의 동작이 계속 반복되면 커패시터(C2)의 충전 에너지가 감소하게 되어, 최종적으로는 커패시터(C2 )의 충전 에너지와 방전 에너지가 실질적으로 동일하게 되는 평형 상태가 된다. 그리고 평형 상태에서는 커패시터(C2)에 충전된 전압이 Va/2 전압보다는 크고 V a 전압보다는 작아진다.
이와 같이 커패시터(C2)에 충전된 전압이 Va/2 전압보다 크면, 모드 3 및 7(M3, M7)에서 공진의 원리에 의해 패널 커패시터(Cp1, Cp2)에 커패시터(C2 )의 전압의 2배에 해당하는 전압, 즉 Va 전압보다 큰 전압이 충전될 수 있다. 따라서 어드레스 구동 회로에 기생 성분이 존재하는 경우에도 공진에 의해 패널 커패시터(Cp1, Cp2)의 전압이 Va 전압까지 증가할 수 있으며, 이에 따라 스위칭 소자(Aa )가 영전압 스위칭이 되므로 스위칭 손실을 줄일 수 있다.
2. 풀 화이트 패턴 - 도 11, 도 12a 내지 도 12d 참조
다음, 풀 화이트 패턴을 예로 들어 어드레스 선택 회로(2201∼220m)의 스위칭 변화가 적은 패턴을 표시하는 경우의 어드레스 구동 회로의 시계열적 동작 변화에 대해서 도 11, 도 12a 내지 도 12d를 참조하여 설명한다. 여기서, 동작 변화는 4개의 모드(M1∼M4)로 일순하며, 모드 변화는 스위칭 소자의 조작에 의해 생긴다.
도 11은 풀 화이트 패턴을 나타내기 위한 도 5의 전력 회수 회로의 구동 타이밍도이다. 도 12a 내지 도 12d는 도 11의 구동 타이밍에 따른 도 5의 어드레스 구동 회로의 각 모드에서의 전류 경로를 나타내는 도면이다.
도 5의 회로에서 풀 화이트 패턴을 표시하는 경우에는, 주사 전극이 순차적으로 선택되는 중에 어드레스 선택 회로(2202i-1, 2202i)의 구동 스위칭 소자(A H1, AH2)가 항상 턴온되어 있다.
도 11에서 모드 1(M1)이 시작되기 전에 스위칭 소자(AH1, AH2, Aa)가 턴온되어 패널 커패시터(Cp1, Cp2)에는 Va 전압이 인가되어 있는 것으로 가정한다.
먼저, 모드 1(M1)에서는 스위칭 소자(AH1, AH2, Aa)가 턴온된 상태에서 스위칭 소자(Aerc)가 턴온(채널이 턴온)된다. 그러면 도 12a에 나타낸 것처럼 도 9의 모드 1(M1)과 같이 인덕터(L)에 흐르는 전류(IL)가 (Va-V2)/L의 기울기를 가지고 선형적으로 증가하고, 이에 따라 커패시터(C2)로 전류가 주입되어 커패시터(C2)에 전압이 충전된다. 그리고 패널 커패시터(Cp1, Cp2)에는 Va 전압이 인가되어 있다.
모드 2(M2)에서는 스위칭 소자(Aa)가 턴오프되어 도 12b에 나타낸 바와 같이 패널 커패시터(Cp1, Cp2), 구동 스위칭 소자(AH1, AH2)의 바디 다이오드, 인덕터(L), 스위칭 소자(Aerc) 및 커패시터(C2)로 공진 경로가 형성된다. 이 공진 경로에서의 양의 공진 전류(IL)에 의해 패널 커패시터(Cp1, Cp2)의 전압(Vp1 , Vp2)은 감소하고, 도 9의 모드 2(M2)와 같이 커패시터(C2)에 전압이 충전된다. 도 9의 모드 2(M2)에서 설명한 것처럼 커패시터(C2)의 전압이 낮은 경우에는 패널 커패시터(Cp1, Cp2 )의 전압(Vp1, Vp2)이 0V 전압까지 감소되어 남은 전류가 커패시터(C2)로 회수될 수 있다. 그런데 풀 화이트 패턴의 경우에는 커패시터(C2)의 전압(V2)이 높아져서 양의 방향의 공진 전류에 의해 패널 커패시터(Cp1, Cp2)의 전압(Vp1, V p2)이 0V 전압까지 감소하지 못한다. 이에 대해서는 아래에서 상세하게 설명한다.
그리고 풀 화이트 패턴에서는 주사 전극(Y1∼Yn)에 주사 전압이 순차적으로 인가될 때 어드레스 전극(A2i-1, A2i)이 계속 선택되므로 구동 스위칭 소자(A H1, AH2)가 계속 턴온되어 있다. 따라서 모드 3(M3)에서는 도트 온/오프 패턴과 달리 구동 스위칭 소자(AH1, AH2) 및 접지 스위칭 소자(AL1, AL2)의 절환이 없으며, 이에 따라 패널 커패시터(Cp1, Cp2)의 잔류 전압이 방전되지 않는다. 그리고 모드 2(M2)에서 공진 전류(IL)가 0A로 된 후, 모드 3(M3)에서는 공진 전류(IL)의 방향의 음의 방향으로 바뀐다. 그러므로 도 12c에 나타낸 것처럼 커패시터(C2), 스위칭 소자(Aerc)의 바디 다이오드, 인덕터(L), 스위칭 소자(AH1, AH2) 및 패널 커패시터(Cp1 , Cp2)로의 공진 전류(IL)에 의해 패널 커패시터(Cp1, Cp2)의 전압(Vp1, V p2)은 증가하게 되고 커패시터(C2)는 방전된다. 여기서, 패널 커패시터(Cp2)의 전압(Vp2)이 V a 전압을 넘으면 자동적으로 스위칭 소자(Aa)의 바디 다이오드 또는 다이오드(Da)가 도통되므로 패널 커패시터(Cp2)의 전압(Vp2)은 Va 전압을 넘지 않는다.
다음, 모드 4(M4)에서는 스위칭 소자(Aa)가 턴온(채널이 턴온)되고 스위칭 소자(Aerc)가 턴오프되어 도 12d와 같이 패널 커패시터(Cp1, Cp2)에 V a 전압이 인가된다. 그리고 패널 커패시터(Cp1, Cp2)가 Va 전압이 된 후 인덕터(L)에 남아 있는 전류(IL)는 커패시터(C2), 스위칭 소자(Aerc)의 바디 다이오드, 인덕터(L) 및 스위칭 소자(Aa)의 바디 다이오드 또는 다이오드(Da)를 통하여 전원(Va)으로 회수된다.
이와 같이 모드 1 내지 4(M1∼M4)를 통하여 전력 회수 회로(210)는 어드레스 선택 회로(2202i-1, 2202i)의 구동 스위칭 소자(AH1, AH2)를 통하여 어드레스 전극(A2i-1, A2i)에 Va 전압을 공급한다. 그리고 도 8의 풀 화이트 패턴을 표시하는 경우에는 스위칭 소자(AH1, AH2)가 계속 턴온된 상태에서 모드 1 내지 4(M1∼M4)가 반복된다.
도 8의 풀 화이트 패턴에서도 도트 온/오프 패턴에서 설명한 것처럼 모드 1 내지 모드 4(M1∼M4)의 반복에 의해 커패시터(C2)의 전압(V2)이 증가한다. 여기서 커패시터(C2)의 전압(V2)이 높아서 패널 커패시터(Cp1, Cp2 )가 0V 전압까지 감소하지 않게 되면, 어드레스 선택 회로(2202i-1, 2202i)의 접지 스위칭 소자(AL1 , AL2)가 턴온되지 않으므로 패널 커패시터(Cp1, Cp2)의 잔류 전압이 방전되지 않는다. 그러므로 모드 2(M2)를 통하여 패널 커패시터(Cp1, Cp2)가 방전된 이후에, 잔류 전압이 방전되지 않은 상태에서 패널 커패시터(Cp1, Cp2)가 모드 3(M3)을 통하여 다시 충전된다. 이때, 에너지가 100% 회수되어 사용된다고 가정하면 모드 2(M2)에서 커패시터(C2)를 충전하는 에너지와 모드 3(M3)에서 커패시터(C2)에서 방전되는 에너지가 실질적으로 동일해진다. 그런데 커패시터(C2)에 전류를 공급하여 커패시터(C2)를 충전하는 모드 1(M1)의 과정이 더 수행되므로, 도 9의 풀 화이트 패턴을 표시하는 경우에는 커패시터(C2)에 충전되는 전압(ΔV1)이 커패시터(C2)에서 방전되는 전압(ΔV2)보다 항상 크다.
커패시터(C2)에 충전되는 전압(ΔV1)이 커패시터(C2)에서 방전되는 전압(ΔV2)보다 클 때, 모드 1 내지 4(M1∼M4)의 과정이 반복되면 커패시터(C2)의 전압이 증가하게 된다. 그러면 커패시터(C2)의 전압이 증가하면 모드 2(M2)에서 패널 커패시터(Cp1, Cp2)에서 커패시터(C2)로 방전되는 전류가 줄어들어서 패널 커패시터(Cp1, Cp2)에서 방전되는 양이 줄어든다. 즉, 도 11에 나타낸 바와 같이 모드 1 내지 4(M1∼M4)의 과정이 반복되면 패널 커패시터(Cp1, Cp2)의 전압(Vp1, Vp2)이 감소하는 양이 줄어들게 된다.
그리고 커패시터(C2)의 전압이 계속 증가하면 Va 전압과 실질적으로 동일해지면, 패널 커패시터(Cp1, Cp2)의 전압(Vp1, Vp2)이 커패시터(C 2)의 전압과 동일하므로 모드 2(M2)에서 패널 커패시터(Cp1, Cp2)가 방전하지 않는다. 그리고 모드 2(M2)에서 패널 커패시터(Cp1, Cp2)의 전압(Vp1, Vp2)이 감소되지 않으므로 모드 3(M3)에서 패널 커패시터(Cp1, Cp2)가 충전되지 않는다. 이와 같이 커패시터(C2)의 전압이 Va 전압까지 증가하면 모드 2 및 3(M2, M3)에서 실질적으로 전류의 이동이 거의 없어지게 된다. 즉, 풀 화이트 패턴을 표시하는 경우에는 전력 회수 회로(210)가 실질적으로 동작하지 않는다.
이상에서 설명한 바와 같이, 본 발명의 제1 실시예에 따른 전력 회수 회로는 어드레스 선택 회로의 스위칭 동작에 의해서 커패시터(C2)의 전압 레벨이 자동적으로 변경되어 전력 회수 회로의 동작이 설정된다. 이때, 커패시터(C2)의 전압은 커패시터(C2)에 충전되는 에너지와 커패시터(C2)에서 방전되는 에너지에 의해 결정된다. 그리고 커패시터(C2)의 충전 에너지는 전원에서 인덕터를 통하여 공급되는 에너지와 패널 커패시터의 방전 에너지로 이루어지고 커패시터(C2)의 방전 에너지는 패널 커패시터의 충전 에너지로 이루어지므로, 커패시터(C2)에 어드레스 전압의 절반(Va/2) 정도의 전압이 충전되어 있는 경우에는 커패시터(C2)의 충전 에너지가 커패시터(C2 )의 방전 에너지보다 크다.
그런데 도트 온/오프 패턴과 같은 경우에는 어드레스 전압까지 충전되었던 패널 커패시터가 어드레스 선택 회로의 스위칭 소자(AL)의 턴온에 의해 접지 전압까지 완전히 방전된 후에 어드레스 전압까지 다시 충전이 되므로, 동작이 반복되어도 패널 커패시터의 충전 에너지인 커패시터(C2)의 방전 에너지는 거의 일정하다. 반면, 커패시터(C2)에 대략 Va/2 전압이 충전된 상태에서는 커패시터(C2)의 충전 에너지가 방전 에너지보다 크므로 커패시터(C2)의 전압이 증가하고, 이에 따라 커패시터(C2)의 충전 에너지가 감소한다. 따라서 동작이 반복되면 커패시터(C2)의 충전 에너지가 줄어들어 커패시터(C2)의 방전 에너지와 거의 동일해지는 평형 상태가 되어서 전력 회수 동작이 이루어진다.
즉, 어드레스 선택 회로(2201∼200m)의 스위칭 상태의 변화가 많아서 어드레스 선택 회로(2201∼200m)에 연결된 복수의 패널 커패시터 중에서 접지 전압까지 완전히 방전된 이후에 어드레스 전압까지 충전되는 패널 커패시터가 많은 경우에는, 커패시터(C2)가 Va/2 전압에서 Va 전압 사이의 전압으로 충전되어 전력 회수 동작이 이루어진다.
그리고 풀 화이트 패턴과 같은 경우에는 어드레스 전압까지 충전되었던 패널 커패시터에 연결된 접지 스위칭 소자(AL)가 턴온되지 않는다. 그런데 커패시터(C2)의 충전 에너지가 방전 에너지보다 커서 커패시터(C2)의 전압이 Va/2 전압보다 커지면, 인덕터와 패널 커패시터의 공진에 의해서는 패널 커패시터의 전압이 접지 전압까지는 방전되지 않는다. 그리고 어드레스 전압까지 충전되었던 패널 커패시터에 연결된 접지 스위칭 소자(AL)가 턴온되지 않으므로 패널 커패시터에는 잔류 전압이 생긴다. 이러한 잔류 전압으로 인해 패널 커패시터의 충전 에너지와 패널 커패시터의 방전 에너지가 동일하게 감소하고, 이에 따라 커패시터(C2)의 전압은 계속 증가한다. 커패시터(C2)의 전압이 증가하면 패널 커패시터의 잔류 전압 또한 증가하게 되어, 최종적으로 패널 커패시터에 충전되는 에너지와 방전되는 에너지가 거의 없게 되어 전력 회수 회로에서 소모되는 에너지가 거의 없어진다.
그리고 풀 화이트 패턴만이 아니라 모든 화면에서 한 색상만 표시되는 패턴, 또는 일정량의 어드레스 전극에만 계속 어드레스 전압이 인가되는 패턴에서도 풀 화이트 패턴과 같이 전력 회수 동작이 거의 이루어지지 않는다.
이와 같이 본 발명의 제1 실시예에서는 어드레스 선택 회로의 스위칭 변화가 많아서 전력 회수 동작이 필요한 패턴에서는 전력 회수 동작을 하고 어드레스 선택 회로의 스위칭 변화가 거의 없어 전력 회수 동작이 필요 없는 패턴에서는 전력 회수 동작을 자동으로 하지 않는다. 또한, 본 발명의 제1 실시예에서는 스위칭 소자(Aerc)의 턴온에 의해 발생하는 공진 전류만으로 어드레스 전극에 인가되는 전압의 레벨을 변경하므로, 주사 전극이 순차적으로 선택될 때 어드레스 전극에 인가되는 전압 변경이 빨라진다. 즉, 어드레스 전극에 인가되는 펄스의 주기가 빠른 고속 어드레싱이 가능해진다.
한편, 본 발명의 제1 실시예에 따른 어드레스 구동 회로에서는 스위칭 소자(Aa)로서 NMOS형 트랜지스터를 사용한다. 그런데 패널 커패시터에 연결된 스위칭 소자(Aa)의 소스단 전압이 계속 변화하므로 스위칭 소자(Aa)의 게이트-소스간 전압을 조절하기 위해서는 스위칭 소자(Aa)의 게이트단에 별도의 플로팅 전원을 연결해야 한다.
그러므로 본 발명의 제2 실시예에서는 스위칭 소자(Aa)로서 PMOS형 트랜지스터를 사용한다.
도 13은 본 발명의 제2 실시예에 따른 스위칭 소자(Aa)를 포함하는 어드레스 구동 회로를 나타낸 것이다.
도 13에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 어드레스 구동 회로는 스위칭 소자(Aa)로서 PMOS 트랜지스터를 사용한다. 따라서, 스위칭 소자(Aa)의 소스단이 전원(Va)에 연결되므로, 게이스-소스간 전압이 안정적이다. 그러므로 스위칭 소자(Aa)의 게이트 구동 회로는 DC 커플링 커패시터를 이용하여 간단히 구성할 수 있다.
도 14는 본 발명의 제2 실시예에 따른 스위칭 소자(Aa)를 구동하기 위한 회로를 나타낸 것이다.
도 14에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 스위칭 소자(Aa)를 구동하기 위한 회로는 직렬 연결된 NPN 트랜지스터(Q1)와 PNP 트랜지스터(Q2)를 포함한다. 트랜지스터(Q1)의 콜렉터는 전원(Vcc)에 연결되고, 트랜지스터(Q2)의 에미터는 접지에 연결된다. 또한, 각 트랜지스터(Q1, Q2)의 베이스는 서로 연결되어 있으며, 베이스를 통하여 스위칭 소자(Aa)를 구동하기 위한 게이트 신호(Sg)가 입력된다.
도 15는 본 발명의 제2 실시예에 따른 어드레스 구동 회로의 구동 타이밍도이다.
스위칭 소자(Aa) 구동회로의 동작을 살펴보면, 게이트 신호(Sg, 도 15의 Aa)로서 하이 레벨의 신호가 입력되면 트랜지스터(Q1)는 턴 온되고 트랜지스터(Q2)는 턴 오프되어 스위칭 소자(Aa)로 전압(Vcc)이 인가되며, 따라서 스위칭 소자(Aa)가 턴 온되고 어드레스 전극에 어드레스 전압(Va)이 인가된다. 또한, 게이트 신호(Sg)로서 로우 레벨의 신호가 입력되면 트랜지스터(Q1)는 턴 오프되고 트랜지스터(Q2)는 턴 온되어 스위칭 소자(Aa)의 게이트 전압이 0V가 되며, 따라서 스위칭 소자(Aa )가 턴 오프된다.
그 밖의 어드레스 구동 회로의 동작은 본 발명의 제1 실시예와 동일하므로 설명을 생략한다.
이와 같이 본 발명의 제2 실시예에 따르면 부트스트랩 커패시터(Cboot)나 별도의 플로팅 전원 없이 직렬 연결된 2개의 트랜지스터(Q1, Q2)만으로 스위칭 소자(Aa)의 턴 온/오프를 제어할 수 있다.
한편, 도 15를 보면 스위칭 소자(Aa)와 스위칭 소자(Aerc)의 구동 타이밍도는 소정의 시간차를 두고 일치하는 것을 볼 수 있다. 따라서, 딜레이 회로를 이용하면 스위칭 소자(Aa)와 스위칭 소자(Aerc)를 하나의 구동회로로써 동작시킬 수 있다.
도 16은 이러한 본 발명의 제2 실시예에 따른 스위칭 소자(Aa) 및 스위칭 소자(Aerc)를 구동하기 위한 회로의 다른 실시예를 나타낸 것이다.
도 16을 보면, 스위칭 소자(Aa)와 스위칭 소자(Aerc)를 구동하기 위한 회로는 직렬 연결된 NPN 트랜지스터(Q1)와 PNP 트랜지스터(Q2)를 포함한다. 트랜지스터(Q1)의 콜렉터는 전원(Vcc)에 연결되고, 트랜지스터(Q2)의 에미터는 접지에 연결된다. 또한, 각 트랜지스터(Q1, Q2)의 베이스는 서로 연결되어 있으며, 베이스를 통하여 스위칭 소자(Aa)와 스위칭 소자(Aerc)를 구동하기 위한 게이트 신호(Sg)가 입력된다.
또한, 트랜지스터(Q1, Q2)의 접점에서 출력되는 신호는 스위칭 소자(Aa)와 스위칭 소자(Aerc)의 게이트로 입력되며, 스위칭 소자(Aa)의 게이트와 트랜지스터(Q1, Q2)의 접점 사이 및 스위칭 소자(Aerc)의 게이트와 트랜지스터(Q1, Q2)의 접점 사이에는 각각 딜레이 회로가 연결된다. 이 딜레이 회로의 동작에 의해 도 15와 같은 스위칭 소자(Aa)와 스위칭 소자(Aerc)의 구동 신호의 딜레이 시간을 조절한다.
도 17은 딜레이 회로의 실시예를 나타낸 것이다.
도 17에 도시된 바와 같이, 딜레이 회로는 저항 및 다이오드를 이용하여 간단하게 구성할 수 있다.
즉, 스위칭 소자(Aerc)의 게이트에 연결되는 딜레이 회로는 트랜지스터(Q1, Q2)의 접점에서 스위칭 소자(Aerc)의 게이트로의 전류 경로상에 연결되는 저항(R1)과 반대방향의 전류 경로상에 연결되는 저항(R2) 및 다이오드(D1)를 포함하며, 스위칭 소자(Aa)의 게이트에 연결되는 딜레이 회로는 트랜지스터(Q1, Q2)의 접점에서 스위칭 소자(Aa)의 게이트로의 전류 경로상에 연결되는 저항(R3)과 다이오드(D2) 및 반대방향의 전류 경로상에 연결되는 저항(R4)을 포함한다.
한편, 도 15를 보면, 스위칭 소자(Aerc)가 턴 온된 후 스위칭 소자(Aa)가 턴 오프되며, 다시 스위칭 소자(Aerc)가 턴 오프된 후 스위칭 소자(Aerc)가 턴 온되는 것을 알 수 있다. 즉, 스위칭 소자(Aa)의 게이트에는 스위칭 소자(Aerc)의 게이트에 입력되는 신호보다 소정시간만큼 지연된 신호를 인가하면 된다.
따라서, 도 17의 딜레이 회로에서 저항(R2)을 저항(R1)보다 크게 하고 저항(R3)을 저항(R4)보다 크게 하면 스위칭 소자(Aa)와 스위칭 소자(Aerc)가 동시에 턴 온되는 것을 방지할 수 있다.
그 밖의 스위칭 소자(Aa)와 스위칭 소자(Aerc)의 동작 및 어드레스 구동 회로의 동작은 본 발명의 제1 및 제2 실시예와 동일하므로 설명을 생략한다.
이와 같이 본 발명의 제2 실시예에 따르면 부트스트랩 커패시터(Cboot)나 별도의 플로팅 전원 없이 직렬 연결된 2개의 트랜지스터(Q1, Q2)만으로 스위칭 소자(Aa)의 턴 온/오프를 제어할 수 있다. 또한 하나의 구동 회로로서 스위칭 소자(Aa)와 스위칭 소자(Aerc)의 동작을 제어할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이와 같이 본 발명에 의하면, 어드레스 구동 회로의 전력 회수 회로에서 접지 전압을 인가하지 않으므로 접지 전압과 연결되는 스위칭 소자를 제거할 수 있다. 또한, 어드레스 전압 인가용 스위칭 소자로서 PMOS 트랜지스터를 사용함으로써 별도의 독립 전원이나 부트스트랩 커패시터를 사용하지 않고 직렬 연결된 2개의 트랜지스터만으로 어드레스 전압 인가용 스위칭 소자를 구동할 수 있다. 또한 하나의 구동 회로로 어드레스 전압 인가용 스위칭 소자와 전력 회수용 스위칭 소자를 구동할 수 있으므로 제작비용을 절감하는 효과가 있다.
도 1은 교류형 플라즈마 표시 패널의 일부 사시도이다.
도 2는 플라즈마 표시 패널의 전극 배열도를 나타낸다.
도 3은 본 발명의 실시예에 따른 플라즈마 표시 장치의 개략적인 개념도이다.
도 4는 본 발명의 제1 실시예에 따른 어드레스 구동 회로를 나타내는 도면이다.
도 5는 도 4의 어드레스 구동 회로의 개략적인 도면이다.
도 6은 도트 온/오프 패턴의 개념도이다.
도 7은 라인 온/오프 패턴의 개념도이다.
도 8은 풀 화이트 패턴의 개념도이다.
도 9는 도트 온/오프 패턴을 나타내기 위한 도 5의 전력 회수 회로의 구동 타이밍도이다.
도 10a 내지 도 10h는 도 9의 구동 타이밍에 따른 도 5의 어드레스 구동 회로의 각 모드에서의 전류 경로를 나타내는 도면이다.
도 11은 풀 화이트 패턴을 나타내기 위한 도 5의 전력 회수 회로의 구동 타이밍도이다.
도 12a 내지 도 12d는 도 11의 구동 타이밍에 따른 도 5의 어드레스 구동 회로의 각 모드에서의 전류 경로를 나타내는 도면이다.
도 13은 본 발명의 제2 실시예에 따른 어드레스 구동 회로도이다.
도 14는 본 발명의 제2 실시예에 따른 스위칭 소자를 구동하기 위한 회로도이다.
도 15는 본 발명의 제2 실시예에 따른 어드레스 구동 회로의 구동 타이밍도이다.
도 16은 본 발명의 제2 실시예에 따른 스위칭 소자를 구동하기 위한 회로의 다른 실시예를 나타낸 도이다.
도 17은 도 16의 딜레이 회로의 실시예를 나타낸 도이다.

Claims (8)

  1. 제1 방향으로 뻗어 있는 복수의 제1 전극 및 상기 제1 전극과 교차하는 제2 방향으로 뻗어 있는 복수의 제2 전극을 포함하는 패널;
    상기 복수의 제2 전극에 각각 전기적으로 연결되며 상기 복수의 제2 전극 중 제1 전압이 인가될 제2 전극을 선택하는 복수의 선택 회로; 및
    상기 복수의 선택 회로의 제1단에 전기적으로 연결되며 상기 선택 회로에 의해 선택되는 제2 전극에 상기 제1 전압을 인가하는 구동 회로를 포함하며,
    상기 구동 회로는,
    커패시터;
    상기 선택 회로의 제1단에 드레인이 전기적으로 연결되고 상기 커패시터의 제1단에 소스가 전기적으로 연결되는 N채널(NMOS)형 제1 트랜지스터;
    상기 선택 회로의 제1단과 상기 제1 트랜지스터의 제1단 사이 또는 상기 제1 트랜지스터의 제2단과 상기 커패시터의 제1단 사이에 전기적으로 연결되는 인덕터;
    상기 선택 회로의 제1단에 드레인이 전기적으로 연결되고 상기 제1 전압을 공급하는 제1 전원에 소스가 전기적으로 연결되는 P채널(PMOS)형 제2 트랜지스터; 및
    상기 제1 및 제2 트랜지스터의 온오프 동작을 제어하는 트랜지스터 구동회로
    를 포함하는 플라즈마 표시 장치.
  2. 제1항에 있어서,
    상기 트랜지스터 구동회로에서 출력되는 로우 레벨의 신호에 의하여 상기 제1 트랜지스터가 턴 온된 후에 상기 제2 트랜지스터가 턴 오프되며, 하이 레벨의 신호에 의하여 상기 제1 트랜지스터가 턴 오프된 후에 상기 제2 트랜지스터가 턴 온되는
    플라즈마 표시 장치.
  3. 제2항에 있어서,
    상기 트랜지스터 구동회로는,
    상기 하이 또는 로우 레벨의 전압을 출력하는 게이트 전압 출력회로;
    상기 게이트 전압 출력회로의 출력단과 상기 제1 트랜지스터의 게이트 사이에 연결되는 제1 딜레이 회로; 및
    상기 게이트 전압 출력회로의 출력단과 상기 제2 트랜지스터의 게이트 사이에 연결되는 제2 딜레이 회로를 포함하며,
    상기 제2 딜레이 회로가 상기 제1 딜레이 회로보다 상기 게이트 전압 출력회로의 출력신호를 지연시키는
    플라즈마 표시 장치.
  4. 제2항에 있어서,
    상기 제1 딜레이 회로는,
    상기 게이트 전압 출력회로의 출력단과 상기 제1 트랜지스터의 제어단 사이에 병렬 연결되는 제1 및 제2 저항; 및 상기 제2 저항과 직렬 연결되며, 상기 제3 및 제4 트랜지스터의 접점으로부터 상기 제1 트랜지스터의 제어단으로의 전류 방향을 차단하는 제1 다이오드를 포함하고,
    상기 제2 딜레이 회로는,
    상기 게이트 전압 출력회로의 출력단과 상기 제2 트랜지스터의 제어단 사이에 병렬 연결되는 제3 및 제4 저항; 및 상기 제3 저항과 직렬 연결되며, 상기 제2 트랜지스터의 제어단으로부터 상기 제3 및 제4 트랜지스터의 접점으로의 전류 방향을 차단하는 제2 다이오드를 포함하며,
    상기 제2 저항이 상기 제1 저항보다 크기가 크고, 상기 제3 저항이 상기 제4 저항보다 크기가 큰
    플라즈마 표시 장치.
  5. 제1항에 있어서,
    상기 게이트 전압 출력회로는,
    제1 단이 제1 전원에 전기적으로 연결되는 NPN 타입(또는 PNP타입)의 제3 트랜지스터; 및
    제1 단이 상기 제3 트랜지스터의 제2 단과 전기적으로 연결되며 제2 단이 제2 전원에 전기적으로 연결되며 제어단이 상기 제3 트랜지스터의 제어단과 전기적으로 연결되는 PNP 타입(또는 NPN 타입)의 제4 트랜지스터
    를 포함하는 플라즈마 표시 장치.
  6. 제1항에 있어서,
    상기 제1 트랜지스터에는 제1단과 제2단에 각각 캐소드와 애노드가 대응되는 바디 다이오드가 형성되어 있으며,
    상기 구동 회로는 상기 인덕터를 통하여 상기 제2 전극, 상기 제1 트랜지스터 및 상기 커패시터로 형성되는 제1 방향의 제1 전류로 상기 제2 전극의 전압을 감소시킨 후, 상기 인덕터를 통하여 상기 커패시터, 상기 제1 트랜지스터의 바디 다이오드 및 상기 제2 전극으로 형성되는 제2 방향의 제2 전류로 상기 제2 전극의 전압을 증가시키는
    플라즈마 표시 장치.
  7. 제1항에 있어서,
    상기 구동 회로는,
    상기 제2 트랜지스터의 드레인에 캐소드가 전기적으로 연결되고 제3 전원에 애노드가 전기적으로 연결되는 제2 다이오드
    를 더 포함하는 플라즈마 표시 장치.
  8. 제1항에 있어서,
    상기 구동 회로는 상기 제2 전극의 전압을 증가시킨 후 상기 제2 트랜지스터를 통하여 상기 제2 전극에 상기 제2 전압을 인가하는 플라즈마 표시 장치.
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