KR20050108120A - 횡전계방식 액정표시장치 - Google Patents

Abstract

본 발명은 횡전계방식 액정표시소자의 개구율 향상구조와 상기 구조에서 박막트랜지스터의 구조 및 배치방법에 관한 것으로, 특히 수직으로 인접한 두 화소의 게이트라인이 마주보도록 인접배치하고, 상기 화소들 중 하나와 그에 수직으로 인접한 또다른 화소가 공통전극을 공유함으로써 액정표시소자의 개구율을 높이는 액정표시소자에 관한 것이다. 또한 상기 게이트라인이 인접배치된 두 화소 각각의 박막트랜지스터를 상기 화소 좌우의 데이터라인에 각기 나누어 형성, 접속함으로써, 화소의 불량률을 감소시킨다.

Description

횡전계방식 액정표시장치{IN-PLAIN SWITCHING LIQUID CRISTALLINE DISPLAY DEVICE}

본 발명은 액정표시장치에 관한 것으로, 특히 개구율을 향상시켜 휘도를 상승시키고 화소의 불량 생산률을 낮추기에 적당한 횡전계(In-Plane Swithching)모드의 액정표시장치에 관한 것이다.

근래에는 정보화 사회의 발전과 더불어, 표시장치에 대한 다양한 형태의 요구가 증대되면서, LCD(Liquid Crystalline Polymer), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), FED(Field Emission Display), VFD(Vacuum Fluorescent Display)등 평판표시장치에 대한 연구가 활발히 진행되고 있다. 그 중 고화질의 구현, 양산화 기술, 구동수단의 용이성, 경량, 박형, 저소비 전력 등의 이유로 액정표시소자(LCD)가 가장 각광을 받고 있다.

이러한 액정표시소자는 크게 화상을 표현하는 액정 패널과 상기 액정 패널에 구동신호를 인가하기 위한 구동부로 구분되며, 상기 액정 패널은 다시 제1 및 제2 기판과, 상기 제1 및 제2기판 사이에 주입된 액정층으로 구성된다.

액정표시소자는 가늘고 긴 액정분자의 배열에 따라 다양한 표시모드가 존재하는데, 그 중 흑백표시가 용이하고 응답속도가 빠르며 구동전압이 낮다는 장점을 갖는 TN(Twisted Nematic) 모드 액정표시소자가 주로 사용되고 있다. 그러나, TN방식에서는 상하로 걸리는 전기장에 의해 액정분자가 수직으로 배향되기 때문에, 액정분자의 굴절률 이방성에 의해 시야각 특성이 우수하지 못한 단점이 존재한다. 따라서, 상기의 단점을 극복하기 위해 새로운 기술 즉, IPS모드 액정표시소자가 근래 제안되고 있다.

이러한 IPS모드 액정표시소자는 전압의 인가 시 평면상에 횡전계를 형성하여 액정분자를 평면상으로 배향함으로써 기존의 TN모드 액정표시소자와 대비되어 광시야각 특성을 확보하는 액정표시소자로서, 도 1 및 도 2에 개략적인 도면을 도시하였다.

도 1 및 도 2는 각각 종래의 IPS 액정표시소자 단위화소의 평면도 및 A-A’선 단면도이다. 도면에 나타난 바와 같이, IPS모드 액정표시소자는 제1기판(103) 위에 배열되어 화소영역을 정의하는 데이터라인(100) 및 게이트라인(101)과, 상기한 게이트라인(101)과 데이터라인(100)의 교차점에 배치된 박막트랜지스터(T)와, 상기한 화소내에 데이터라인(100)과 대략 평행하게 배열된 화소전극(119) 및 공통전극(111)으로 구성된다.

박막트랜지스터(T1)는 제1기판(103) 위에 형성되어 상기 게이트라인(101)과 접속되는 게이트전극(110)과, 상기 게이트전극(110) 위에 적층된 SiNx 또는 SiOx와 같은 물질로 이루어진 게이트절연막(113)과, 상기 게이트절연막(113) 위에 형성된 반도체층(115)과, 상기 반도체층(115) 위에 형성된 오믹컨택트층(116)과, 상기한 오믹컨택트층(116) 위에 형성되어 데이터라인(100)과 화소전극(119)에 각각 접속되는 소스전극(117) 및 드레인전극(118)으로 구성된다.

화소내의 공통전극(111)은 제1기판 위에 형성되어 공통라인(105)에 접속되며, 화소전극(119)은 게이트절연막(113) 위에 형성되어 박막트랜지스터(T)의 드레인전극(118)에 접속된다.

박막트랜지스터(T), 화소전극(119) 및 게이트절연막(113) 위에는 SiNx 또는 SiOx와 같은 물질로 이루어진 보호막(120)이 기판 전체에 걸쳐 적층되어 있으며, 그 위에 제1배향막(미도시)이 도포되고 액정층의 배향방향이 결정된다. 액정분자(102)는 전압 무인가시 상기한 공통전극(111)과 화소전극(119) 사이에서 러빙방향으로 배향된다.

또한, 상기한 제1기판(103)과 대응하는 제2기판(104) 위에는 빛의 누설을 방지하는 차광층(106), R, G 및 B의 칼라필터소자로 이루어진 칼라필터층(107) 및 오버코트층(108)이 차례로 적층되어 있다.

일반적으로 IPS 액정표시소자는 TN 액정에 의해 동작되는 액정표시소자와 달리 박막트랜지스터 기판인 제1기판상에 불투명 금속으로 이루어진 상기 공통전극과 화소전극이 도 1에 나타난 바와 같이 동일 평면상에 빗살무늬(comb-shaped) 형태로 화소 내에 배치된다. 따라서 투명전극으로 이루어진 화소전극 및 공통전극이 화소내에 배치되는 TN 액정표시소자와 비교했을 때 빛에 의한 투과율 및 개구율이 저하되는 단점이 있다. 또한 실질적으로 각 전극의 상부에 위치한 액정분자들의 구동 제어가 불가능하여, 액정의 구동 영역까지 상대적으로 제한적이다. 따라서 IPS 액정표시소자에서의 개구율은 TN 액정표시소자에 비하여 현저히 떨어지며, 휘도가 감소한다. 실제로 IPS 액정표시소자에서의 패널 투과율은 약 3.5%로 기존의 TN 액정표시소자의 패널 투과율인 약 7%의 절반수준에 불과한다.

본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, IPS 액정표시소자의 개구율을 향상시키기 위해 제1기판 상 화소배치구조에서 수직방향으로 인접한 임의의 두 화소의 게이트라인을 인접배치하고, 상기 두 화소 중 하나와 다른 한 면으로 인접한 화소가 공통전극을 공유하는 구조를 형성한다.

본 발명의 다른 목적은 본 발명에 따라 상기의 화소 배치 구조를 갖는 IPS 액정표시소자에서 게이트라인이 인접배치된 두 화소간 박막트랜지스터의 배치를 달리함으로써, 화소의 생산 불량 가능성을 줄이는 데 있다.

본 발명의 또 다른 목적은 상기 본 발명에 따른 액정표시소자에 2-도트 반전 구동방식을 적용함으로써 상하로 인접하여 공통전극을 공유하는 두 화소간 전극의 극성을 동일하게 유지시키고, 상기 화소의 경계영역에서 나타나는 전압 왜곡에 인한 빛 샘 현상을 방지하는 데 있다.

상기한 목적을 이루기 위해 본 발명에 따른 IPS모드 액정표시소자는 제1기판상에 교차 배치되어 복수개의 화소영역을 정의하는 복수개의 게이트라인 및 데이터라인과; 수직으로 이웃하는 두 화소에서 공유되는 소스전극 및 반도체층으로 이루어지는 박막트랜지스터와; 실질적으로 평행하게 배열되어 횡전계를 생성하는 적어도 한 쌍의 전극으로 이루어지는 액정패널과 제2기판상에 형성된 칼라필터층 및 상기 제1 및 제2기판 사이에 형성된 액정층을 포함하여 구성되는 횡전계방식 (IPS) 액정표시소자이다.

이하, 본 발명의 내용을 바람직한 실시예의 도면을 참조하여 상세하게 설명한다.

도 3은 본 발명의 제1실시예에 따른 IPS모드 액정표시소자의 화소 구조 및 배치에 관한 평면도로서, 상기 액정표시소자 내 임의의 화소열 중 화소 (n1,n2,n3)의 전체 또는 일부를 도시하여 화소의 구조 및 화소 간 배치 형태를 도시하고 있다.

도 3에 나타난 바와 같이, 제1기판 상의 화소배치 구조에서 수직방향으로 이웃해 있는 두 화소(n1,n2)의 게이트라인(301n1,301n2)은 서로 마주하도록 인접배치되어 있고 이때, 상기 게이트라인(301n1,301n2)의 일부분이 게이트전극의 역할을 한다. 데이타라인(300)도 상기 게이트라인(301n1,301n2)과 교차되도록 배치되어 있다. 금속층으로 이루어진 소스전극(317)은 상기 데이타라인(300)으로부터 분리되어 인접하는 화소의 게이트라인(301n1,301n2)과 중첩되며, 반도체층(315)이 상기 소스전극(317)과 게이트라인(301n1,301n2) 즉, 게이트전극 사이에 배치된다. 또한 상기 게이트라인(301n1,301n2) 위에도 드레인전극(318n1,318n2)이 배치되어 소스전극(317)과 대향된다.

다시 말해, 화소 (n1,n2)가 박막트랜지스터(Tn1,Tn2)를 중심으로 대칭 형태로 배치되며, 상기와 같이 인접하는 2개의 화소(n1,n2)는 게이트라인(301n1,301n2)이 서로 인접배치되므로, 상기 게이트라인(301n1,301n2) 영역에 형성되는 박막트랜지스터(Tn1,Tn2)도 소스전극(317)과 반도체층(315)을 공유하며 서로 인접하여 형성된다. 이러한 구조는 액정표시소자 전체에 걸쳐 반복된다. 따라서, 도면에 도시된 바와 같이, 박막트랜지스터의 소스전극 및 반도체층을 공유하지 않는 화소들(n2,n3)은 공통전극(311n2n3)을 중심으로 인접된다. 다시 말해서, 안접하는 화소(n2,n3)는 공통전극(311n2n3)를 공유하는 것이다.

한편, 제1기판상에서 각 화소의 공통전극(311n1,311n2)과 화소전극(319n1,319n2)은 도시된 바와 같이 교대로 평행하게 횡전계를 형성하며, 공통전극(311n1,311n2)과 화소전극(319n1,319n2)이 각각 접속되는 공통라인(305n1,305n2)과 화소전극라인(320n1,320n2)은 절연층을 사이에 두고 오버랩되어 스토리지 커패시티(Storage Capacity)를 형성한다.

본 2개의 화소(n1,n2)가 반도체층과 소스전극을 공유한다는 것은 반도체층과 소스전극이 형성되는 영역을 감소시킬 수 있다는 것을 의미한다. 따라서, 하나의 화소내에 배치되는 박막트랜지스터의 면적이 감소하게 되므로, 화소내의 투과영역, 즉 개구율이 증가하게 된다. 또한, 인접하는 2개의 화소가 하나의 공통전극을 공유하므로, 각각의 화소에는 공통전극의 폭의 1/2에 대응하는 면적만큼의 개구율 향상효과를 얻을 수 있게 되는 것이다.

상기와 같은 구조의 IPS모드 액정표시소자를 도 3의 B-B′선 단면도인 도 4를 참조하여, 더욱 자세히 설명한다.

도면에 나타난 바와 같이, 본 발명의 화소 배치에 따라 형성된 두 화소(n1,n2)의 게이트라인(301n1,301n2)은 제1기판(303) 위에 나란히 인접 배치되며, 상기 게이트라인(301n1,301n2)의 일부인 게이트전극(310n1,310n2)과, 상기 게이트전극(310n1,310n2) 위에 적층된 게이트절연막(313)과, 상기 게이트절연막(113) 위에 형성된 반도체층(315)과, 상기 반도체층(315) 위에 형성된 오믹컨택트층(316)과, 상기한 오믹컨택트층(316) 위에 형성되어 데이타라인(300)과 화소전극(319n1,319n2)에 각각 접속되는 소스전극(317) 및 드레인전극(318n1,318n2)으로 구성된다. 화소내의 공통전극(311n1,311n2)은 제1기판 위에 형성되어 공통라인에 접속되며 화소전극(319n1,319n2)은 보호층(320) 위에 형성되어 상기 보호층(320) 내 형성된 컨택트홀(321n1,321n2)을 통해 박막트랜지스터의 드레인전극(318n1,317n2)에 접속된다.

본 발명의 제1실시예에 따른 IPS모드 액정표시소자의 화소 구조 및 배치는 제1기판 상에서 박막트랜지스터 영역이 차지하는 점유 면적을 줄이고, 화소 간 이격거리를 감소시켜, 액정표시소자의 개구율을 증가시키고, 휘도를 향상시킨다.

도 5는 본 발명의 제2실시예를 나타내는 도면이다. 이 실시예에 따른 IPS 액정표시소자의 구조는 제1실시예의 액정표시소자의 구조와 유사하므로, 동일한 구성에 대해서는 설명을 생략하고, 다른 부분에 대해서만 설명한다. 도면에 나타나 있듯이 하나의 데이터라인(500)을 중심으로 좌우에 위치한 두 화소열의 구성요소는 데이터라인(500)의 연장방향을 따라 일정 각도의 기울기를 대칭적으로 갖는다. 즉, 데이터라인(500)의 연장방향을 따라 왼쪽에 위치한 화소(m)의 공통전극(511m) 및 화소전극(519m)과 상기 데이터라인(500)의 오른쪽에 위치한 화소(o)의 공통전극(511o) 및 화소전극(519o)이 각각 데이터라인(500)을 중심으로 일정 각도를 형성하며 대칭을 이루는 것이다. 따라서, 상기 화소전극(519m,519o)에 전압이 인가되어 횡전계가 형성되는 경우 상기 두 화소(m,o) 에서의 액정분자들이 각각 반대방향으로 트위스트된다. 결국 좌우로 인접하는 두 화소내 액정분자의 배향이 대칭되어 서로 색변환을 보상해주게되어 액정표시소자의 개구율 향상과 더불어 종래 2-도메인 IPS 액정표시소자에서와 같은 광시야각특성 역시 확보된다.

도 6은 본 발명에 따른 제3실시예를 나타낸 도면으로서, 상기 액정표시소자 내 임의의 화소열 중 화소(p1,p2,p3)의 전체 또는 일부를 도시하여 화소의 구조 및 화소 간 배치 형태를 도시하고 있다.

도 6에 나타난 바와 같이, 제1기판 상의 화소배치 구조에서 수직방향으로 이웃해 있는 두 화소(p1,p2)의 게이트라인(701p1,701p2)은 서로 마주하도록 인접배치되어 있고 이때, 상기 게이트라인(701p1,701p2)의 일부분이 게이트전극의 역할을 한다. 데이타라인(700p1,700p2)은 상기 게이트라인(701p1,701p2)과 교차되도록 배치되어 있으며, 두 화소(p1,p2)의 박막트랜지스터(Tp1,Tp2)는 각각 상기 화소들의 좌, 우로 인접한 데이타라인(700p1,700p2)에 접속된다. 다시 말해, 화소(p1)의 소스전극(717p1)은 데이타라인(700p1)으로부터 분리되어 인접하는 화소의 게이트라인(701p1)과 중첩되며, 화소(p2)의 소스전극(717p2)은 데이타라인(700p2)으로부터 분리되어 인접하는 화소의 게이트라인(701p2)과 중첩된다. 반도체층(715p1,715p2)는 각각 상기와 같이 분리 형성된 소스전극(717p1,717p2)과 상기 화소(p1,p2)의 게이트라인(701p1,701p2) 사이에 배치된다. 또한 화소(p1)의 드레인전극(718p1)이 상기 게이트라인(701p1)위에서 중첩되어 배치되며, 상기 소스전극(717p1)과 대향된다. 마찬가지로, 화소(p2)의 드레인전극(718p2)은 상기 게이트라인(701p2)위에 중첩되어 배치되며, 상기 화소(p2)의 소스전극(717p2)과 대향된다.

이러한 구조는 액정표시소자 전체에 걸쳐 반복되며, 도면에 도시된 바와 같이, 박막트랜지스터의 소스전극 및 반도체층을 공유하지 않는 화소들(p2,p3)은 공통전극(711n2n3)을 중심으로 인접된다. 다시 말해서, 인접하는 화소(p2,p3)는 공통전극(711p2p3)를 공유하는 것이다.

한편, 제1기판상에서 각 화소의 공통전극(711p1,711p2)과 화소전극(719p1,719p2)은 도시된 바와 같이 교대로 평행하게 횡전계를 형성하며, 공통전극(711p1,711p2)과 화소전극(719p1,719p2)이 각각 접속되는 공통라인(705p1,705p2)과 화소전극라인(720p1,720p2)은 절연층을 사이에 두고 오버랩되어 스토리지 커패시티(Storage Capacity)를 형성한다.

또한 상기한 화소의 구성은 게이트라인의 일부인 게이트전극과, 상기 게이트전극 위에 적층된 게이트절연막과, 상기 게이트절연막 위에 형성된 반도체층과, 상기 반도체층 위에 형성된 오믹컨택트층과, 상기한 오믹컨택트층 위에 형성되어 데이타라인과 화소전극에 각각 접속되는 소스전극 및 드레인전극으로 이루어진다. 여기서, 화소내의 공통전극은 제1기판 위에 형성되어 공통라인에 접속되며 화소전극은 보호층 위에 형성되어 상기 보호층 내 형성된 컨택트홀을 통해 박막트랜지스터의 드레인전극에 접속된다.

본 발명의 제3실시예에 따르면, 마주보는 화소의 박막트랜지스터(Tp1,Tp2 )가 각각 좌우에 인접한 데이터라인(700p1,700p2)으로 분리되어 배치됨으로써, 공정 과정에서 박막트랜지스터 내부의 금속 부분에 이물이 혼합되어 불량이 발생할 경우, 상기 게이트라인(701n1,701n2)이 마주하도록 인접배치된 박막트랜지스터(Tp1,Tp2)가 오염된 금속으로 인해 동시에 불량이 되는 현상을 피하게 되며, 결과적으로 화소의 불량 생산 가능성이 감소된다. 또한 제3실시예에 따른 화소 구조는 제1 및 제2실시예와 비교하였을 때, 두 화소 당 요구되는 동종 박막트랜지스터 레이어간 최소이격거리가 절약되고, 최소 선폭만이 요구된다.

도 7은 본 발명의 제4실시예를 나타내는 도면이다. 이 실시예에 따른 IPS 액정표시소자의 구조는 상기 제3실시예의 액정표시소자 구조와 유사하므로, 동일한 구성에 대해서는 설명을 생략하고, 다른 부분에 대해서만 설명한다. 도면에 도시된 바와 같이 임의의 데이터라인(900)을 중심으로 좌, 우에 위치한 두 화소열의 구성요소는 상기 데이터라인(900)을 기준으로 설정 각도의 기울기를 대칭적으로 갖는다. 즉, 데이터라인(900)의 연장방향을 따라 상기 데이터라인(900)의 왼쪽에 위치한 화소(q)의 공통전극(911q) 및 화소전극(919q)과 데이터라인(900)의 오쪽에 위차한 화소(r)의 공통전극(911r) 및 화소전극(919r)이 각각 데이터라인(900)을 중심으로 일정 각도를형성하며 대칭을 이룬다. 결과적으로 상기 화소전극(911q,911r)에 전압이 인가되어 횡전계가 형성되는 경우 상기 두 화소에서의 액정분자들이 각각 반대방향으로 트위스트된다. 따라서 좌, 우로 인접하는 두 화소 내 액정분자의 배향이 대칭되어 서로 색변환을 보상해주게되며, 결국 IPS 액정표시소자에서의 광시야각특성이 확보된다.

다음으로 상기 IPS 액정표시장치의 구동에 대해 상술한다.

먼저, 제1기판 상에 형성된 공통전극에 공통전압이 인가되고, 게이트 드라이버 집적회로에서 주사신호가 일련의 게이트라인에 순차적으로 공급된다. 따라서, 매트릭스 형태로 배열된 화소들이 게이트라인 단위로 순차적으로 선택된다.

상기 선택된 게이트 라인의 화소들에 공급되는 주사신호는 각각의 화소들에 구비된 박막트랜지스터의 게이트전극에 인가되므로, 그 박막트랜지스터의 소스전극과 드레인전극 사이에 도전채널이 형성된다.

또한, 상기 게이트라인 단위로 선택된 화소들에는 데이터 드라이버 집적회로에서 데이터라인을 통해 데이터신호가 공급되고, 그 데이터신호는 박막트랜지스터의 소스전극에 인가된다. 따라서, 상기 박막트랜지스터의 소스전극에 공급된 데이터신호는 주사신호가 인가되는동안 도전채널을 통해 드레인전극에 공급된다.

상기 드레인전극에 공급된 데이터신호는 드레인전극과 접속된 화소전극에 공급되어, 상기 공통전극에 공급된 공통전압과 함께 화소내에 전계를 형성한다. 이때, 화소전극에 인가되는 데이터신호의 전압크기에 따라 전계의 강약이 조절되며, 액정층의 광투과율이 그 전계의 강약에 의해 조절된다.

한편, 상기 데이터신호의 전압값은 주사신호가 인가되는 동안 각각의 화소에 구비된 스토리지 커패시터에 충전되어, 박막트랜지스터의 턴-오프 기간 동안 액정의 구동이 유지되도록 한다.

그런데, 상기 액정층에 지속적으로 일정한 방향의 전계가 인가될 경우, 액정이 열화되고, 직류전압 성분에 의해 액정표시패널에 잔상이 발생하는 결과를 초래한다. 따라서, 액정의 열화를 방지하고, 직류전압 성분을 제거하기 위해서 데이터신호의 전압값을 공통전압에 대해 양/음이 반복되도록 인가하는데, 이와같은 구동방식을 반전 구동방식이라 한다.

여기서, 특히, 서로 인접하는 모든 화소들에 정극성(+) 및 부극성(-)의 데이터신호가 상이하게 공급되어 화상을 표시하게 되는 것을 1-도트 반전구동방식이라 하며, 본 발명에 따른 IPS 액정표시소자의 구동은 공통전극을 공유하는 화소들이 한 프레임 내에서 동일한 극성을 가지고, 이웃한 화소들과는 역극성을 띠며, 또한 매 프레임이 바뀔 시 극성이 전환되도록 수직 2-도트 반전 구동방식을 따른다. 다시 말해, 게이트라인 방향으로 정극성(+) 및 부극성(-)의 데이터 신호가 교번하여 공급되고, 데이터라인 방향으로 정극성(+), 정극성(+), 부극성(-) 및 부극성(-)의 데이터신호가 교대로 공급되며, 매 프레임시 화소의 극성이 전환되어 화상을 표시하게 된다.

도 8은 2-도트 반전 구동 방식에 적용되는 데이터 드라이버 집적회로의 입출력 신호 파형을 보인 예시도이다. 도 8에 도시되어 있듯이, 먼저 극성펄스(POL) 및 데이터 출력 인에이블 신호(DOE)가 데이터 드라이버 집적회로에 입력된다. 이때 2-도트 반전 구동 방식에서는 극성펄스(POL)가 데이터 출력 인에이블 신호(DOE)에 비해 1/4의 주파수를 갖으며, 극성펄스가 데이터 출력 인에이블 신호에 비해 1/2의 주파수를 갖는 1-도트 반전 구동 방식과 구별된다.

상기 극성펄스(POE) 및 데이터 출력 인에이블 신호(DOE)를 입력받는 데이터 드라이버 집적회로는 데이터 출력 인에이블 신호(DOE)의 하강에지(또는 상승에지)에 동기시켜 데이터신호(Data Signal, DS)를 데이터 라인에 공급한다. 이때, 데이터 드라이버 집적회로로부터 데이터 라인들에 공급되는 데이터신호(DS)는 극성펄스(POL)의 극성에 동기되어 정극성(+) 및 부극성(-)이 교번하여 인가되며, 극성펄스(POL)가 데이터 드라이버 집적회로에 입력되는 데이터 출력 인에이블 신호(DOE)에 비해 1/4배의 주파수를 갖기 때문에, 극성펄스(POL)가 정극성일 때, 연속적으로 정극성(+), 정극성(+) 데이터신호(DS)가 데이터 라인에 공급되고, 극성펄스(POL)가 부극성일 때, 연속적으로 부극성(-), 부극성(-)의 데이터신호(DS) 가 데이터라인들에 공급된다.

따라서, 도 9에 나타난 바와 같이, 본 발명에 따른 2-도트 반전 구동방식은 게이트라인 방향으로 정극성(+) 및 부극성(-)의 데이터 신호가 교번하여 공급되고, 데이터라인 방향으로 정극성(+), 정극성(+), 부극성(-) 및 부극성(-)의 데이터신호가 교대로 공급되며, 매 프레임시 화소의 극성이 전환되어 화상을 표시하게 된다. 따라서, 1-도트 반전 구동 방식에 비해 소비전력이 절감되고, 특히, 상하로 인접하며, 공통전극을 공유하는 두 화소간에 인가되는 전압의 극성이 같게 나타나, 결과적으로 상기 두 화소의 경계영역에서 서로 이웃하는 화소의 전압을 왜곡하게 되는 경우가 방지된다. 따라서, 액정 분자들의 비틀림이 발생하지 않아, 흑색 모드 구동 시에도 빛 샘이 발생할 가능성이 적어진다.

상기한 실시예들은 본 발명을 설명하기 위해 예시된 것으로, 본 발명의 권리 범위를 한정하는 것은 아니다. 도면에는 도시되지 않았지만, 본 발명은 다양한 구조의 화소 구조 및 배치를 포함한다.

예를 들어, 상기 실시예들에서 언급된 화소가 그 내부에 절곡된 공통전극 및 화소전극을 포함하여, 2개 혹은 멀티 도메인으로 구성된 하나의 화소로서 형성되며, 수직으로 인접한 화소들과 박막트랜지스터의 채널부 혹은 화소 경계 영역에서의 공통전극을 공유할 수 있을 것이다.

또한, 본 발명에 따른 화소구조의 도면에서는 공통전극 및 화소전극이 세 쌍으로 구성된 화소를 예로 도시하였으나, 실질적으로 그 수는 비제한적이다.

따라서, 본 발명의 권리의 범위는 상술한 상세한 설명에 의해 결정되는 것이 아니라 첨부한 특허청구범위에 의해 결정되어야만 할 것이다.

상기와 같은 본 발명의 횡전계 방식(IPS) 액정표시소자는 다음과 같은 효과가 있다.

첫째, 수직으로 인접한 두 화소의 게이트라인이 마주보도록 인접배치되고, 상기 두 화소의 소스전극 및 반도체층이 공유되며, 또한 상기 화소 중 하나와 그에 수직으로 인접한 또다른 화소가 공통전극을 공유함으로써 액정표시소자의 개구율과 휘도가 향상된다. 또한 데이터라인을 기준으로 기울기를 갖고 대칭을 이루며 인접한 화소들이 색변환을 보상함으로써, 광시야각특성이 확보된다.

둘째, 상기 게이트라인이 인접배치된 두 화소 각각의 박막트랜지스터를 상기 화소 좌우의 데이터라인에 각기 나누어 배치함으로써, 박막트랜지스터의 불량 발생 시 상기 두 화소가 동시에 불량이 될 가능성을 배제한다.

마지막으로, 본 발명에 따른 액정표시소자에 2-도트 반전 구동방식을 적용함으로써, 공통전극을 공유하며 인접하는 화소 간 경계영역에서 나타나는 전압 왜곡에 인한 빛 샘 현상이 방지된다.

도 1은 일반적인 횡전계방식 액정표시소자의 평면도.

도 2는 도 1의 A-A’선 단면도.

도 3은 본 발명의 제1실시예에 따른 IPS 액정표시소자에서 화소 구조 및 배치 도면.

도 4는 도3의 B-B’에 대한 단면도.

도 5는 본 발명의 제2실시예에 따른 IPS 액정표시소자에서 화소 구조 및 배치 도면.

도 6은 본 발명의 제3실시예에 따른 IPS 액정표시소자에서 화소 구조 및 배치 도면.

도 7은 본 발명의 제4실시예에 따른 IPS 액정표시소자에서 화소 구조 및 배치 도면.

도 8은 본 발명에 따른 2-도트 반전 구동방식에 적용되는 데이터 드라이버 집적회로의 입출력 신호 파형을 보인 예시도.

도 9는 본 발명에 따른 2-도트 반전 구동방식에서 화소들에 공급되는 화상신호들의 극성을 보인 예시도.

*** 도면의 부호에 대한 설명 ***

100, 300, 500, 700p1, 700p2, 900 : 데이터라인

101, 301n1, 301n2, 701p1, 701p2 : 게이트라인

105, 305n1, 305n2, 705p1, 705p2 : 공통전극라인

110, 310n1, 310n2, 게이트전극

111, 311n1, 311n2, 511m, 511o, 711p1, 711p2, 911q, 911r : 공통전극

115, 315 : 반도체층

117, 317, 717p1, 717p2 : 소스전극

118, 318n1, 318n2, 718p1, 718p2 : 드래인전극

119, 219, 319n1, 319n2, 519m, 519o, 719p1, 719p2, 919q, 919r : 화소전극

311n2n3, 711p2p3 : 공유공통전극

320n1, 320n2, 720p1, 720p2 : 화소전극라인

Claims (10)

1. 제1기판 상에 교차 배치되어 복수개의 화소영역을 정의하는 복수개의 게이트라인 및 데이터라인과;

   상기 데이터라인 방향으로 인접한 화소들에 의해 공유되는 소스전극 및 반도체층을 포함하는 박막트랜지스터와;

   실질적으로 평행하게 배열되어 횡전계를 생성하는 적어도 하나의 공통전극 및 화소전극과;

   제2기판상에 형성된 칼라필터층 및;

   상기 제1 및 제2기판 사이에 형성된 액정층을 포함하여 구성되며,

   상기 데이터라인의 연장방향으로 소스전극과 반도체층을 공유하지 않으며 이웃하는 화소영역과 공통전극을 공유하는 것을 특징으로하는 횡전계방식(IPS) 액정표시소자.
2. 제1항에 있어서, 상기 화소영역은

   상기 데이터라인을 경계로 인접하는 화소영역과 대칭이 되는 것을 특징으로하는 횡전계방식(IPS) 액정표시장치.
3. 제1항에 있어서, 상기 공통전극 및 화소전극이

   화소영역 내에서 상기 게이트라인에 대해 평행하게 배치됨을 특징으로 하는 횡전계방식(IPS) 액정표시장치.
4. 제1항에 있어서, 상기 공통전극 및 화소전극이

   데이터라인의 연장방향으로 절곡됨을 특징으로 하는 횡전계방식(IPS) 액정표시장치.
5. 제1항에 있어서, 상기 공통전극을 공유하는 화소가 2-도트 반전 구동방식에 의해 동일 극성을 나타내는 것을 특징으로하는 횡전계방식(IPS) 액정표시장치.
6. 제1기판 상에 교차 배치되어 복수개의 화소영역을 정의하는 복수개의 게이트라인 및 데이터라인과;

   상기 게이트라인 상에 형성되어 액정을 구동하는 박막트랜지스터와;

   실질적으로 평행하게 배열되어 횡전계를 생성하는 적어도 하나의 공통전극 및 화소전극과;

   제2기판상에 형성된 칼라필터층 및;

   상기 제1 및 제2기판 사이에 형성된 액정층을 포함하여 구성되며,

   상기 화소영역에서 수직으로 이웃한 화소영역이 게이트라인을 인접하여 배치하고, 반대방향으로 이웃한 화소영역과는 공통전극을 공유하며,

   상기 게이트라인 상에 위치한 박막트랜지스터 중 홀수행에 위치한 화소의 박막트랜지스터는 홀수열에 위치한 데이터라인에 접속되고 짝수행에 위치한 화소의 박막트랜지스터는 짝수열에 위치한 데이터라인에 각각 접속되어, 상기 홀수행의 화소전극과 짝수행의 화소전극에 신호가 교번하여 인가되는 것을 것을 특징으로하는 횡전계방식(IPS) 액정표시소자.
7. 제6항에 있어서, 상기 화소영역은

   상기 데이터라인을 경계로 인접하는 화소영역과 대칭이 되는 것을 특징으로하는 횡전계방식(IPS) 액정표시장치.
8. 제6항에 있어서, 상기 공통전극 및 화소전극이

   화소영역 내에서 상기 게이트라인에 대해 평행하게 배치됨을 특징으로 하는 횡전계방식(IPS) 액정표시장치.
9. 제6항에 있어서, 상기 공통전극 및 화소전극이

   데이터라인의 연장방향으로 절곡됨을 특징으로 하는 횡전계방식(IPS) 액정표시장치.
10. 제6항에 있어서, 상기 공통전극을 공유하는 화소가 2-도트 반전 구동방식에 의해 동일 극성을 나타내는 것을 특징으로하는 횡전계방식(IPS) 액정표시장치.