KR20110033706A - 액정표시장치 - Google Patents

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Abstract

본 발명은 액정표시장치에 관한 것으로서, 한 개의 수평 화소열마다 두 개의 게이트 라인이 마련되고 두 개의 수직 화소열마다 한 개의 데이터 라인이 마련됨과 동시에 각 화소에 멀티 도메인이 적용된 모델에 있어서 시야각에 따른 보상을 최적화할 수 있는 액정표시장치에 관한 것이다. 이러한 본 발명에 따른 액정표시장치는, 다수의 수평 화소열과 수직 화소열이 정외된 제 1 기판과, 상기 수평 화소열의 홀수 번째 화소와 연결된 다수의 제 1 게이트 라인과, 상기 수평 화소열의 짝수 번째 화소와 연결된 다수의 제 2 게이트 라인과, 상기 제 1 및 제 2 게이트 라인과 교차하도록 두 개의 수직 화소열마다 하나씩 형성되어 해당 수직 화소열 내의 화소와 연결된 다수의 데이터 라인과, 상기 제 1 게이트 라인과 데이터 라인이 교차하는 영역 중에서 수평 화소열의 홀수 번째 화소에 대응되는 영역과 상기 제 2 게이트 라인과 데이터 라인이 교차하는 영역 중에서 수평 화소열의 짝수 번째 화소에 대응되는 영역에 형성된 박막 트랜지스터와, 각 화소마다 상기 박막 트랜지스터와 연결되도록 형성되며, 중앙을 기준으로 꺾인 형상으로 형성되어 서로 유사하거나 동일한 면적을 갖는 상/하의 제 1 영역과 제 2 영역이 정의되는 화소전극, 및 상기 화소전극 상부에 화소전극과 절연되도록 형성되며, 화소전극에 중첩되어 중앙을 기준으로 꺽인 형상으로 형성된 다수 개의 슬릿이 마련된 공통전극을 포함하여 구성된다. 그리고, 각 화소마다 형성된 상기 화소전극은 제 1 영역의 면적이 서로 유사하거나 동일하고 제 2 영역의 면적도 서로 유사하거나 동일하며, 상기 제 1 및 제 2 게이트 라인은 박막 트랜지스터의 게이트 전극과 연결된 영역에서는 화소전극이 형성된 영역을 회피하여 상부 또는 하부로 인접한 화소를 향해 구부러진 형상을 갖는다.
액정표시장치, 멀티 도메인, 시야각

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은 액정표시장치에 관한 것으로서, 한 개의 수평 화소열마다 두 개의 게이트 라인이 마련되고 두 개의 수직 화소열마다 한 개의 데이터 라인이 마련됨과 동시에 각 화소에 멀티 도메인이 적용된 모델에 있어서 시야각에 따른 보상을 최적화할 수 있는 액정표시장치에 관한 것이다.
일반적으로 액정표시장치는 경량, 박형, 저소비 전력구동 등의 특징으로 인해 그 응용범위가 점차 넓어지고 있는 추세에 있다. 이에 따라 액정표시장치는 휴대용 컴퓨터, 휴대폰, 사무 자동화 기기 등에 있어서 화면을 디스플레이하기 위한 수단으로서 널리 이용되고 있다.
통상적으로 액정표시장치는 매트릭스형태로 배열된 다수의 제어용 스위칭 소자에 인가되는 영상신호에 따라 광의 투과량이 조절되어 화면에 원하는 화상을 표시하게 된다.
이러한 액정표시장치는 상부기판인 컬러필터 기판과 하부기판인 박막트랜지스터 어레이 기판이 서로 대향하고 상기 두 기판 사이에는 액정층이 충진된 액정패널과, 상기 액정패널에 주사신호 및 화상정보를 공급하여 액정패널을 동작시키는 구동부를 포함하여 구성된다.
이하, 첨부한 도면을 참조하여 종래의 일반적인 액정표시장치에 대하여 설명하면 다음과 같다.
종래의 일반적인 액정표시장치는, 다수의 화소로 이루어진 다수의 수평 화소열과 수직 화소열이 정의된 박막 트랜지스터 어레이 기판 및 상기 박막 트랜지스터 어레이 기판에 대향하는 컬러필터 기판(미도시)을 포함하는 액정패널이 구비된다.
도 1에 도시한 바와 같이, 상기 박막 트랜지스터 어레이 기판 상에는 한 개의 수평 화소열마다 두 개의 게이트 라인(2)이 형성되며, 두 개의 수직 화소열마다 한 개의 데이터 라인(4)이 형성된다.
상기 게이트 라인(2)과 데이터 라인(4)이 교차하는 영역에는 박막 트랜지스터(5)가 형성되는데, 특히 상기 박막 트랜지스터(5)는 홀수 번째 게이트 라인(2)과 데이터 라인(4)이 교차하는 영역 중에서 수평 화소열의 홀수 번째 화소와 대응되는 영역에 형성되고, 짝수 번째 게이트 라인(2)과 데이터 라인(4)이 교차하는 영역 중에서 수평 화소열의 짝수 번째 화소와 대응되는 영역에 형성되며, 상기 각 화소에는 상기 박막 트랜지스터(5)의 드레인 전극과 접속되는 화소전극(6)이 형성된다.
그리고, 상기 박막 트랜지스터 어레이 기판 상에는 화소전극(6)에 대응되는 영역에 공통전극(8)이 형성되며, 상기 공통전극(8)은 화소전극(6)에 중첩된 다수 개의 슬릿(8a)이 마련되는데, 이러한 공통전극(8)은 상기 화소전극(6)과 함께 수평 전계를 형성하여 박막 트랜지스터 어레이 기판과 컬러필터 기판 사이에 형성된 액정층을 구동한다.
이와 같은 구성을 가지는 종래의 일반적인 액정표시장치에 있어서, 최근에는 시야각에 따른 색 시프트(shift) 현상을 개선하기 위하여 두 개의 도메인(domain) 구조, 즉 멀티 도메인 구조를 가지는 모델이 고안되었다.
즉, 도 2에 도시된 바와 같이 화소전극(6)의 중앙을 기준으로 꺾인 형상을 가져서 상부 영역과 하부 영역이 다른 방향을 향하도록 형성된 모델이 고안되었다.
하지만, 도 2에 도시된 바와 같은 종래의 일반적인 액정표시장치에 있어서 박막 트랜지스터 어레이 기판(1) 상에 게이트 라인(2)과 데이터 라인(4)의 교차에 의해 정의된 화소의 내부는 게이트 라인(2)과 데이터 라인(4)이 교차하는 영역에 박막 트랜지스터(5)를 형성하고 남는 영역에 화소전극(6)이 형성됨으로써 화소전극(6)은 화소 내에서 박막 트랜지스터(5)가 형성되지 않은 영역으로 치우친 형상을 가지므로, 좌/우로 인접한 화소 내의 화소전극(6)은 서로 높이가 달라서, 시야각에 따른 색 시프트(shift) 현상을 개선하기 위하여 적용한 멀티 도메인 구조가 오히려 화면 품질을 저하시키는 요인이 되어왔다.
이와 같은 문제점을 해결하기 위하여 도 3a에 도시한 바와 같이 데이터 라인(4)을 공유하는 좌/우측의 화소 중에 좌측에 위치하는 화소의 화소전극(6)의 상부 영역(A)의 면적과 하부 영역(B)의 면적이 동일해지도록 조절하면, 우측에 위치하는 화소의 화소전극(6)의 상부 영역(C)의 면적과 하부 영역(D)의 면적 차이가 매우 커져서 화면 품질 저하를 발생시키게 되며, 도 3b에 도시한 바와 같이 데이터 라인(4)을 공유하는 좌/우측의 화소 중에 우측에 위치하는 화소의 화소전극(6)의 상부 영역(C)의 면적과 하부 영역(D)의 면적이 동일해지도록 조절하면, 좌측에 위 치하는 화소의 화소전극(6)의 상부 영역(A)의 면적과 하부 영역(B)의 면적 차이가 매우 커져서 화면 품질 저하를 발생시키게 되므로, 화소전극(6)의 상부 영역과 하부 영역의 면적을 동일하게 형성하여 시야각에 따른 보상이 최적이 되도록 형성하는데 어려움이 있어왔다.
이에 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 한 개의 수평 화소열마다 두 개의 게이트 라인이 마련되고 두 개의 수직 화소열마다 한 개의 데이터 라인이 마련됨과 동시에 각 화소에 멀티 도메인이 적용된 모델에 있어서 시야각에 따른 보상을 최적화할 수 있는 액정표시장치를 제공하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 액정표시장치는, 다수의 수평 화소열과 수직 화소열이 정외된 제 1 기판과, 상기 수평 화소열의 홀수 번째 화소와 연결된 다수의 제 1 게이트 라인과, 상기 수평 화소열의 짝수 번째 화소와 연결된 다수의 제 2 게이트 라인과, 상기 제 1 및 제 2 게이트 라인과 교차하도록 두 개의 수직 화소열마다 하나씩 형성되어 해당 수직 화소열 내의 화소와 연결된 다수의 데이터 라인과, 상기 제 1 게이트 라인과 데이터 라인이 교차하는 영역 중에서 수평 화소열의 홀수 번째 화소에 대응되는 영역과 상기 제 2 게이트 라인과 데이터 라인이 교차하는 영역 중에서 수평 화소열의 짝수 번째 화소에 대응되는 영역에 형성된 박막 트랜지스터와, 각 화소마다 상기 박막 트랜지스터와 연결되도록 형성되며, 중앙을 기준으로 꺾인 형상으로 형성되어 서로 유사하거나 동일한 면적을 갖는 상/하의 제 1 영역과 제 2 영역이 정의되는 화소전극, 및 상기 화소전극 상부에 화소전극과 절연되도록 형성되며, 화소전극에 중첩되어 중앙을 기준으로 꺽인 형상으로 형성된 다수 개의 슬릿이 마련된 공통전극을 포함하여 구성된 것을 특징으로 한다. 그리고, 각 화소마다 형성된 상기 화소전극은 제 1 영역의 면적이 서로 유사하거나 동일하고 제 2 영역의 면적도 서로 유사하거나 동일하며, 상기 제 1 및 제 2 게이트 라인은 박막 트랜지스터의 게이트 전극과 연결된 영역에서는 화소전극이 형성된 영역을 회피하여 상부 또는 하부로 인접한 화소를 향해 구부러진 형상을 갖는 것을 특징으로 한다.
상기와 같은 구성을 가지는 본 발명의 바람직한 실시예에 따른 액정표시장치는, 제 1 게이트 라인과 제 2 게이트 라인이 박막 트랜지스터의 게이트 전극과 연결된 영역에서 화소전극이 형성된 영역을 회피하여 상부 또는 하부로 인접한 화소를 향해 구부러진 형상을 가지므로, 화소전극의 제 1 영역과 제 2 영역이 서로 유사하거나 동일한 면적을 가짐과 동시에, 좌/우로 인접한 화소 내의 화소전극의 제 1 영역이 서로 유사하거나 동일한 면적을 가지고 제 2 영역도 서로 유사하거나 동일한 면적을 가지게 되는 효과가 있다.
이에 따라, 시야각에 따른 보상을 최적화할 수 있어 액정패널에 표시된 화면의 품질을 향상시킬 수 있는 장점이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 액정표시장치에 대하여 상세히 설명한다.
도 4와 도 5에 도시한 바와 같이 본 발명의 바람직한 실시예에 따른 액정표 시장치는, 다수의 수평 화소열과 수직 화소열이 정외된 제 1 기판(101)과, 상기 수평 화소열의 홀수 번째 화소와 연결된 다수의 제 1 게이트 라인(102)과, 상기 수평 화소열의 짝수 번째 화소와 연결된 다수의 제 2 게이트 라인(103)과, 상기 제 1 및 제 2 게이트 라인(102, 103)과 교차하도록 두 개의 수직 화소열마다 하나씩 형성되어 해당 수직 화소열 내의 화소와 연결된 다수의 데이터 라인(104)과, 상기 제 1 게이트 라인(102)과 데이터 라인(104)이 교차하는 영역 중에서 수평 화소열의 홀수 번째 화소에 대응되는 영역과 상기 제 2 게이트 라인(103)과 데이터 라인(104)이 교차하는 영역 중에서 수평 화소열의 짝수 번째 화소에 대응되는 영역에 형성된 박막 트랜지스터(105)와, 각 화소마다 상기 박막 트랜지스터(105)와 연결되도록 형성되며, 중앙을 기준으로 꺾인 형상으로 형성되어 서로 유사하거나 동일한 면적을 갖는 상/하의 제 1 영역과 제 2 영역이 정의되는 화소전극(106) 및 상기 화소전극(106) 상부에 화소전극(106)과 절연되도록 형성되며, 화소전극(106)에 중첩되어 중앙을 기준으로 꺽인 형상으로 형성된 다수 개의 슬릿(108a)이 마련된 공통전극(108)을 포함하여 구성된 것을 특징으로 한다.
그리고, 각 화소마다 형성된 상기 화소전극(106)은 제 1 영역의 면적이 서로 유사하거나 동일하고 제 2 영역의 면적도 서로 유사하거나 동일하며, 상기 제 1 및 제 2 게이트 라인(103)은 박막 트랜지스터(105)의 게이트 전극(105a)과 연결된 영역에서는 화소전극(106)이 형성된 영역을 회피하여 상부 또는 하부로 인접한 화소를 향해 구부러진 형상을 갖는 것을 특징으로 한다.
이와 같은 구성을 가지는 본 발명의 바람직한 실시예에 따른 액정표시장치에 구비된 각 구성 요소에 대하여 상세히 설명하면 다음과 같다.
본 발명의 바람직한 실시예에 따른 액정표시장치는 박막 트랜지스터 어레이 기판인 제 1 기판(101)과 컬러필터 기판인 제 2 기판(111)으로 구성된 액정패널이 구비되며, 상기 액정패널의 제 1 기판(101)과 제 2 기판(111) 사이에는 액정층(미도시)이 형성된다.
상기 제 1 기판(101)에는 다수의 화소가 정의되며, 상기 다수의 화소는 다수의 수평 화소열 및 수직 화소열을 이룬다.
상기 제 1 기판(101) 상에는 수평 화소열의 홀수 번째 화소와 연결된 다수의 제 1 게이트 라인(102)이 수평 화소열의 상부에 형성되고, 수평 화소열의 짝수 번째 화소에 연결된 다수의 제 2 게이트 라인(103)이 수평 화소열의 하부에 형성된다.
상기 제 1 게이트 라인(102)은 박막 트랜지스터(105)의 게이트 전극(105a)과 연결된 영역에서는 화소전극(106)이 형성된 영역을 회피하여 상부로 인접한 화소를 향해 구부러진 형상을 갖도록 형성되며, 제 2 게이트 라인(103)은 박막 트랜지스터(105)의 게이트 전극(105a)과 연결된 영역에서는 화소전극(106)이 형성된 영역을 회피하여 하부로 인접한 화소를 향해 구부러진 형상을 갖도록 형성된다.
도 4 및 본 발명의 설명에 있어서는 상기 제 1 게이트 라인(102)이 수평 화소열의 상부에 형성되고 제 2 게이트 라인(103)이 수평 화소열의 하부에 형성되어, 제 1 게이트 라인(102)은 박막 트랜지스터(105)의 게이트 전극(105a)과 연결된 영 역에서 화소전극(106)이 형성된 영역을 회피하여 상부로 인접한 화소를 향해 구부러진 형상을 가지도록 형성되고 제 2 게이트 라인(103)은 박막 트랜지스터(105)의 게이트 전극(105a)과 연결된 영역에서 화소전극(106)이 형성된 영역을 회피하여 하부로 인접한 화소를 향해 구부러진 형상을 가지도록 형성된 것을 그 예로 하였지만, 이는 설명의 편의를 위한 것으로서 본 발명이 이에 한정되는 것은 아니며, 본 발명에 있어서 상기 제 1 게이트 라인(102)이 수평화소열의 하부에 형성되며 제 2 게이트 라인(103)이 수평 화소열의 상부에 형성되고, 제 1 게이트 라인(102)은 박막 트랜지스터(105)의 게이트 전극(105a)과 연결된 영역에서 화소전극(106)이 형성된 영역을 회피하여 하부로 인접한 화소를 향해 구부러진 형상을 가지도록 형성되고 제 2 게이트 라인(103)은 박막 트랜지스터(105)의 게이트 전극(105a)과 연결된 영역에서 화소전극(106)이 형성된 영역을 회피하여 상부로 인접한 화소를 향해 구부러진 형상을 가지도록 형성되는 실시예도 가능하다.
상기 제 1 기판(101) 상에는 상기 제 1 및 제 2 게이트 라인(102, 103)과 교차하는 데이터 라인(104)이 형성되는데, 이러한 데이터 라인(104)은 두 개의 수직 화소열마다 하나씩 형성되어 양측의 수직 화소열 내의 화소 모두와 연결된다.
상기와 같이 제 1, 제 2 게이트 라인(102, 103)과 데이터 라인(104)이 형성된 제 1 기판(101) 상에는, 제 1 게이트 라인(102)과 데이터 라인(103)이 교차하는 영역 중에서 수평 화소열의 홀수 번째 화소에 대응되는 영역에 박막 트랜지스터(105)가 형성되고, 제 2 게이트 라인(103)과 데이터 라인(104)이 교차하는 영역 중에서 수평 화소열의 짝수 번째 화소에 대응되는 영역에도 박막 트랜지스터(105) 가 형성된다.
도 5를 참조하면, 상기 박막 트랜지스터(105)는 제 1 기판(101) 상에 형성된 게이트 전극(105a)과, 상기 게이트 전극(105a) 상에 형성된 게이트 절연막(105b)과, 상기 게이트 절연막(105b) 상에 형성된 반도체층(105c)과, 상기 반도체층(105c) 상에 형성된 소스 전극(105d) 및 드레인 전극(105e)을 포함하여 구성된다.
상기 제 1 기판(101) 상에는 각 화소마다 상기 박막 트랜지스터(105)의 드레인 전극(105e)과 접속되는 화소전극(106)이 형성되는데, 이러한 화소전극(106)은 중앙 영역을 기준으로 꺾인 형상으로 형성됨으로써 상기 중앙 영역 상부의 제 1 영역과 중앙 영역 하부의 제 2 영역을 포함하며, 상기 제 1 영역과 제 2 영역은 서로 유사하거나 동일한 면적을 갖는다. 이때, 상기 화소전극(106)의 제 1 영역과 제 2 영역의 면적이 서로 유사한 경우에는, 제 1 영역과 제 2 영역의 면적이 비가 49:51 내지 51:49인 것이 바람직하다.
상기 제 1 기판(101)의 각 화소마다 형성된 화소전극(106)들은 제 1 영역의 면적이 서로 유사하거나 동일하고 제 2 영역의 면적도 서로 유사하거나 동일하도록 형성된다. 그리고, 좌/우로 인접한 화소 내에 형성된 화소전극(106)은 그 형상 및 위치가, 서로 수평 방향과 수직 방향으로 동시에 반전시킨 것과 동일하도록 형성된다. 이로써, 상기 제 1 게이트 라인(102)은 박막 트랜지스터(105)의 게이트 전극(105a)과 연결된 영역에서는 화소전극(106)이 형성된 영역을 회피하여 상부로 인접한 화소를 향해 구부러진 형상을 가지도록 형성되게 되며, 상기 제 2 게이트 라 인(103)은 박막 트랜지스터(105)의 게이트 전극(105a)과 연결된 영역에서는 화소전극(106)이 형성된 영역을 회피하여 하부로 인접한 화소를 향해 구부러진 형상을 가지도록 형성되게 된다.
상기와 같은 박막 트랜지스터(105)와 화소전극(106)이 형성된 제 1 기판(101) 상에는 보호층(107)이 형성된다.
그리고, 상기 보호층(107) 상에는 적어도 화소전극에 대응되는 영역에 공통전극(108)이 형성되며, 상기 공통전극(108)은 화소전극(106)에 중첩되어 중앙을 기준으로 꺽인 형상을 갖는 다수 개의 슬릿(108a)이 마련되는데, 이러한 공통전극(108)은 화소전극(106)과 함께 수평 전계를 형성하여 제 1 기판(101)과 제 2 기판(111) 사이의 액정층(미도시)을 구동한다.
상술한 바와 같은 제 1 기판(101)과 대향하는 제 2 기판(111) 상에는 도 5에 도시한 바와 같이 제 1 기판(101) 상에 형성된 각 화소에 대응되는 컬러필터(112)를 포함하는 컬러필터층이 형성되며, 적어도 제 1 게이트 라인(102), 제 2 게이트 라인(103) 및 박막 트랜지스터(105)에 대응되는 블랙 매트릭스(113)가 형성된다.
상기 블랙 매트릭스(113)는 화소전극(106)에 대응되는 영역에는 형성되지 않음으로써 백라이트 어셈블리(미도시)로부터 방출되어 액정층과 컬러필터(112)를 지난 광을 외부로 방출시켜 컬러를 표시하는 영역인 개구부를 형성한다.
상술한 바와 같은 본 발명의 바람직한 실시예에 따른 액정표시장치는, 수평 화소열의 상부마다 형성된 제 1 게이트 라인(102)이 박막 트랜지스터(105)의 게이 트 전극(105a)과 연결된 영역에서 상부로 인접한 화소를 향해 구부러진 형상을 가지도록 형성되고, 수평 화소열의 하부마다 형성된 제 2 게이트 라인(103)이 박막 트랜지스터(105)의 게이트 전극(105a)과 연결된 영역에서 하부로 인접한 화소를 향해 구부러진 형상을 가지도록 형성됨으로써, 화소전극(106)은 제 1 영역과 제 2 영역이 서로 유사하거나 동일한 면적을 가지도록 형성될 수 있으며, 각 화소마다 형성된 화소전극(106)들은 제 1 영역이 서로 유사하거나 동일한 면적을 가지게 되고, 제 2 영역도 서로 유사하거나 동일한 면적을 가지게 된다.
즉, 하나의 데이터 라인(104)을 공유하는 양측의 두 화소를 예로하여 도시하되 제 1 기판(101) 상에 형성된 화소전극(106)과 제 2 기판(111) 상에 형성된 블랙 매트릭스(113)만을 간략히 도시한 도 6을 참조하면, 본 발명의 바람직한 실시예에 따른 액정표시장치는 도 6에 도시한 바와 같이 좌측에 위치하는 화소 내의 화소전극(106)의 제 1 영역(A)과 제 2 영역(B)이 서로 유사하거나 동일하고, 우측에 위치하는 화소 내의 화소전극(106)의 제 1 영역(C)과 제 2 영역(D)이 서로 유사하거나 동일하며, 좌측에 위치하는 화소 내의 화소전극(106)의 제 1 영역(A)과 우측에 위치하는 화소 내의 화소전극(106)의 제 1 영역(C)의 면적이 서로 유사하거나 동일하고, 좌측에 위치하는 화소 내의 화소전극(106)의 제 2 영역(B)과 우측에 위치하는 화소 내의 화소전극(106)의 제 2 영역(D)의 면적이 서로 유사하거나 동일하므로, 시야각에 따른 보상을 최적화할 수 있어 액정패널에 표시된 화면의 품질을 향상시킬 수 있게 된다.
도 1은 종래의 일반적인 액정표시장치를 도시한 개략 평면도.
도 2는 도 1의 액정표시장치의 각 화소에 멀티 도메인이 적용된 예를 도시한 평면도.
도 3은 도 2의 문제점을 도출하기 위한 도면으로서, 화소전극과 블랙 매트릭스만을 간략히 도시한 평면도.
도 4는 본 발명의 바람직한 실시예에 따른 액정표시장치를 도시한 평면도.
도 5는 도 4의 Ⅰ-Ⅰ'선을 따라 절단한 단면을 도시한 단면도.
도 6은 도 4의 화소전극과 블랙 매트릭스만을 간략히 도시한 평면도.
101 : 제 1 기판 102 : 제 1 게이트 라인
103 : 제 2 게이트 라인 104 : 데이터 라인
105 : 박막 트랜지스터 106 : 화소전극
107 : 보호층 108 : 공통전극
108a : 슬릿
111 : 제 2 기판 112 : 컬러필터
113 : 블랙 매트릭스

Claims (6)

  1. 다수의 수평 화소열과 수직 화소열이 정외된 제 1 기판;
    상기 수평 화소열의 홀수 번째 화소와 연결된 다수의 제 1 게이트 라인;
    상기 수평 화소열의 짝수 번째 화소와 연결된 다수의 제 2 게이트 라인;
    상기 제 1 및 제 2 게이트 라인과 교차하도록 두 개의 수직 화소열마다 하나씩 형성되어 해당 수직 화소열 내의 화소와 연결된 다수의 데이터 라인;
    상기 제 1 게이트 라인과 데이터 라인이 교차하는 영역 중에서 수평 화소열의 홀수 번째 화소에 대응되는 영역과, 상기 제 2 게이트 라인과 데이터 라인이 교차하는 영역 중에서 수평 화소열의 짝수 번째 화소에 대응되는 영역에 형성된 박막 트랜지스터;
    각 화소마다 상기 박막 트랜지스터와 연결되도록 형성되며, 중앙을 기준으로 꺾인 형상으로 형성되어 서로 유사하거나 동일한 면적을 갖는 상/하의 제 1 영역과 제 2 영역이 정의되는 화소전극; 및
    상기 화소전극 상부에 화소전극과 절연되도록 형성되며, 화소전극에 중첩되어 중앙을 기준으로 꺽인 형상으로 형성된 다수 개의 슬릿이 마련된 공통전극;
    을 포함하여 구성되고,
    각 화소마다 형성된 상기 화소전극은 제 1 영역의 면적이 서로 유사하거나 동일하고 제 2 영역의 면적도 서로 유사하거나 동일하며,
    상기 제 1 및 제 2 게이트 라인은 박막 트랜지스터의 게이트 전극과 연결된 영역에서는 화소전극이 형성된 영역을 회피하여 상부 또는 하부로 인접한 화소를 향해 구부러진 형상을 갖는 것을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서, 상기 제 1 게이트 라인은 각 수평 화소열의 상부에 형성되고, 제 2 게이트 라인은 각 수평 화소열의 하부에 형성된 것을 특징으로 하는 액정표시장치.
  3. 제 1 항에 있어서, 상기 제 1 게이트 라인은 각 수평 화소열의 상부에 형성되며,
    상기 제 1 게이트 라인은 박막 트랜지스터의 게이트 전극과 연결된 영역에서는 화소전극이 형성된 영역을 회피하여 상부로 인접한 화소를 향해 구부러진 형상을 갖는 것을 특징으로 하는 액정표시장치.
  4. 제 1 항에 있어서, 상기 제 2 게이트 라인은 각 수평 화소열의 하부에 형성되며,
    상기 제 2 게이트 라인은 박막 트랜지스터의 게이트 전극과 연결된 영역에서는 화소전극이 형성된 영역을 회피하여 하부로 인접한 화소를 향해 구부러진 형상을 갖는 것을 특징으로 하는 액정표시장치.
  5. 제 1 항에 있어서, 좌/우로 인접한 화소 내에 형성된 화소전극은 형상 및 위 치에 있어서, 서로 수평 방향과 수직 방향으로 동시에 반전시킨 것과 동일한 것을 특징으로 하는 액정표시장치.
  6. 제 1 항에 있어서, 상기 화소전극의 제 1 영역과 제 2 영역의 면적이 서로 유사한 경우에는, 제 1 영역과 제 2 영역의 면적의 비가 49:51 내지 51:49인 것을 특징으로 하는 액정표시장치.
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