KR20050105606A - 낸드 플래시 소자의 파워업 신호 생성 회로 - Google Patents

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Abstract

본 발명은 낸드 플래시 소자의 파워업 신호 생성 회로에 관한 것으로, 파워업 신호를 이용하여 파워업 신호 생성 회로내의 누설을 방지할 수 있고, 소정의 인버터를 통해 파워업 신호 생성부에 인가되는 입력 신호의 로직 레벨을 조정하여 파워업 신호의 클리치 현상을 방지할 수 있는 낸드 플래시 소자의 파워업 신호 생성 회로를 제공한다.

Description

낸드 플래시 소자의 파워업 신호 생성 회로{Circuit for generating powerup signal in NAND flash device}
본 발명은 낸드 플래시 소자의 파워업 신호 생성 회로에 관한 것으로, 특히, 파워업 신호의 글리치 현상을 제거할 수 있는 낸드 플래시 소자의 파워업 신호 생성 회로를 제공한다.
낸드 플래시 메모리 소자의 내부에는 파워 업(Power Up) 회로라는 외부 전압 감지 회로를 삽입하여 외부에서 일정한 전압이 일정한 시간동안 유지된 후에야 비로소 메모리 소자 내부의 회로가 정상적으로 동작하게 설계한다. 이를 위해 외부의 전압 레벨이 일정한 레벨이 되었을 경우 파워업 신호를 생성하여 메모리 소자 내부의 회로를 초기화한다. 하지만, 파워업 신호가 생성된 후에도 로직 하이로 지속되는 구간이 있으므로 전원전압이 슬로우 램핑시에는 전원전압의 변화에 민감하게 되어 글리치 현상을 일으키게 된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 파워업 신호 생성 회로내의 출력 노드의 로직 레벨을 파워업 신호에 따라 제어할 수 있는 낸드 플래시 소자의 파워업 신호 생성 회로를 제공한다.
본 발명에 따른 외부전압과 제어전압에 따라 제 1 전압을 생성하는 제 1 전압 생성부와, 상기 제 1 전압에 따라 구동하여 상기 외부전압의 전압 분배를 통해 일정한 레벨의 기준전압을 생성하고, 상기 제 1 전압에 따라 상기 외부전압 레벨의 제 2 전압을 생성하는 제 2 전압 생성부와, 상기 기준전압과 상기 제 2 전압에 따라 파워업 신호를 생성하는 파워업 신호 생성부 및 상기 파워업 신호에 따라 상기 외부전압 레벨의 상기 제어전압을 생성하는 제 3 전압 생성부를 포함하는 낸드 플래시 소자의 파워업 신호 생성 회로를 제공한다.
바람직하게, 상기 제 1 전압 생성부는 상기 외부전압원과 제 1 노드 사이에 접속되어 상기 제 1 전압 또는 상기 제어전압에 따라 구동하는 제 1 PMOS 트랜지스터와, 상기 외부전압원과 상기 제 1 노드 사이에 접속된 제 1 저항과, 상기 제 1 노드와 접지전원사이에 접속되어 상기 제 1 노드에 따라 구동하는 제 1 NMOS 트랜지스터와, 상기 외부전압원과 제 1 전압 출력단자 사이에 접속되어 상기 제 1 노드에 따라 구동하는 제 2 PMOS 트랜지스터 및 상기 제 1 전압 출력단자와 접지전원 사이에 병렬 접속된 제 2 저항과 커패시터를 포함하는 것이 효과적이다.
바람직하게, 상기 제 2 전압 생성부는 상기 제 1 전압을 반전하여 상기 외부전압 레벨의 제 2 전압으로 출력하는 제 1 인버터와, 직렬 접속되어 상기 제 1 전압을 소정시간 지연하고 반전하는 제 2 내지 제 4 인버터와, 상기 외부전압원과 기준전압 출력단 사이에 접속된 제 3 저항과, 상기 기준전압 출력단과 제 4 저항과 접속되어 상기 제 4 인버터의 출력에 따라 구동하는 제 2 NMOS 트랜지스터 및 접지전원에 접속된 제 4 저항을 포함하는 것이 효과적이다.
바람직하게, 상기 제 1 인버터의 베타 값이 상기 제 2 내지 제 4 인버터 보다 작은 값을 갖는 것이 효과적이다.
바람직하게, 상기 제 3 전압 생성부는 상기 외부전압원과 상기 제 1 전압 출력단 사이에 접속되어 상기 파워업 신호에 따라 구동하는 제 3 PMOS 트랜지스터를 포함하는 것이 효과적이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본 발명에 따른 파워업 신호 생성회로의 회로도이다.
도 1을 참조하면, 외부전압(EXT-VDD)과 제어전압(Vcg)에 따라 제 1 전압(V1)을 생성하는 제 1 전압 생성부(10)와, 제 1 전압(V1)에 따라 구동하여 외부전압(EXT-VDD)의 전압 분배를 통해 일정한 레벨의 기준전압(Vdet)을 생성하고, 제 1 전압(V1) 레벨이 반전된 제 2 전압(V2)을 생성하는 제 2 전압 생성부(20)와, 기준전압(Vdet)과 제 2 전압(V2)에 따라 파워업 신호(Vpor)를 생성하는 파워업 신호 생성부(30)와, 상기 파워업 신호(Vpor)에 따라 외부전압(EXT-VDD) 레벨의 제어전압(Vcg)을 생성하는 제 3 전압 생성부(40)를 포함한다.
제 1 전압 생성부(10)는 외부전압원(EXT-VDD)과 제 1 노드(Q1) 사이에 접속되어 제 1 전압(V1) 또는 제어전압(Vcg)에 따라 구동하는 제 1 PMOS 트랜지스터(P1)와, 외부전압원(EXT-VDD)과 제 1 노드(Q1) 사이에 접속된 제 1 저항(R1)과, 제 1 노드(Q1)와 접지전원사이에 접속되어 제 1 노드(Q1)에 따라 구동하는 제 1 NMOS 트랜지스터(N1)와, 외부전압원(EXT-VDD)과 제 1 전압(V1) 출력단자 사이에 접속되어 제 1 노드(Q1)에 따라 구동하는 제 2 PMOS 트랜지스터(P2)와, 제 1 전압(V1) 출력단자와 접지전원 사이에 병렬 접속된 제 2 저항(R2)과 커패시터(C1)를 포함한다.
제 2 전압 생성부(20)는 제 1 전압(V1)을 반전하여 외부전압(EXT-VDD) 레벨의 제 2 전압(V2)으로 출력하는 제 1 인버터(I1)와, 직렬 접속되어 제 1 전압(V1)을 소정시간 지연하고 반전하는 제 2 내지 제 4 인버터(I2 내지 I4)와, 외부전압원(EXT-VDD)과 기준전압(Vdet) 출력단 사이에 접속된 제 3 저항(R3)과, 기준전압(Vdet) 출력단과 제 4 저항(R4)과 접속되어 제 4 인버터(I4)의 출력에 따라 구동하는 제 2 NMOS 트랜지스터(N2)와, 접지전원에 접속된 제 4 저항(R4)을 포함한다.
기준전압(Vdet)과 제 2 전압(V2)을 입력받아 낸딩하는 낸드 게이트(ND)와, 낸드 게이트(ND)의 출력을 반전하여 파워업 신호(Vpor)를 생성하는 제 5 인버터(I5)를 포함한다.
제 3 전압 생성부(40)는 외부전압원(EXT-VDD)과 제 1 전압(V1) 출력단 사이에 접속되어 파워업 신호(Vpor)에 따라 구동하는 제 3 PMOS 트랜지스터(P3)를 포함한다.
이하 상술한 구성을 갖는 본 발명의 파워업 신호 생성회로의 동작을 설명한다.
도 2는 본 발명의 파워업 신호 생성회로의 동작을 설명하기 위한 파형도이다.
도 2를 참조하면, 순차적으로 전압 레벨이 상승하는 외부의 전압(EXT-VDD)이 인가되면, 제 1 전압 생성부(10)는 전원전압 레벨의 제 1 전압(V1)을 생성한다. 즉, 제 1 전압 생성부(10)내의 제 1 PMOS 트랜지스터(P1) 및 제 1 저항(R1)에 의해 제 1 노드(Q1)에 외부전원전압(EXT-VDD)을 인가한다. 제 1 노드(Q1)에는 소정 시간 후에 제 1 NMOS 트랜지스터(N1)의 문턱 전압만큼의 전압이 인가된다. 만일, 제 1 노드(Q1)에 인가된 외부전원전압(EXT-VDD)의 전압레벨이 제 1 NMOS 트랜지스터(N1)의 문턱 전압 보다 크게 되면 제 1 NMOS 트랜지스터(N1)가 턴온되어 제 1 노드(Q1)의 전압 레벨을 제 1 저항(R1)과 제 1 NMOS 트랜지스터(N1)에 의해 전압 분배된 전압 값으로 유지하게 된다. 이로써, 제 1 노드(Q1)의 전압 레벨에 의해 제 2 PMOS 트랜지스터(P2)는 턴오프 되거나 채널이 소정 폭 열리게 된다. 또한 제 1 노드(Q1)의 전압 레벨이 제 2 PMOS 트랜지스터(P2)를 구동하기에 충분하지 않을 경우에는 제 1 전압(V1)으로 로직 로우의 전지 전원을 인가한다. 또한, 소정 시간후에 제 1 노드(Q1)의 전압 레벨이 제 2 PMOS 트랜지스터(P2)를 구동하기에 충분한 전압이 인가될 경우에는 제 2 저항(R2)과 커패시터(C1)의 RC만큼 시간후에 제 1 전압(V1)으로 로직 하이의 전압 레벨을 인가한다.
제 1 전압(V1)이 로직 로우의 접지전원일 경우, 제 2 전압 생성부(20)의 제 1 인버터(I1)에 의해 반전되어 외부 전압(EXT-VDD) 레벨의 제 2 전압(V2)을 생성한다. 또한, 제 2 내지 제 4 인버터(I2 내지 I4)에 의해 소정 시간 지연되고, 반전되어 외부전압(EXT-VDD) 레벨의 전압을 출력한다. 제 4 인버터(I4)의 출력인 전압이 제 2 NMOS 트랜지스터(N2)를 턴온시켜 제 3 및 제 4 저항(R3 및 R4)에 의해 외부전압(EXT-VDD)이 전압 분배되어 일정한 전압 레벨의 기준전압(Vdet)이 생성된다.
파워업 신호 생성부(30)는 외부 전압(EXT-VDD) 레벨의 제 2 전압(V2)과 기준전압(Vdet)에 따라 파워업 신호(Vpor)를 생성한다. 즉, 낸드 게이트(ND)의 입력에 인가되는 기준전압(Vdet)과 제 2 전압(V2)의 전압 차에 따라 낸드 게이트(ND)의 출력이 변화된다. 외부 전압(EXT-VDD) 레벨의 제 2 전압(V2)이 기준전압(Vdet)에 비해 소정 레벨 이상이 될 경우 로직 하이의 신호를 출력하도록 낸드 게이트(ND) 내부 소자를 제어할 수 있다. 이후, 낸드 게이트(ND)의 출력은 제 5 인버터(I5)에 의해 반전되어 로직 로우의 파워업 신호(Vpor)를 생성하게 된다. 본 실시예에서는 외부 전원전압(EXT-VDD)이 1.7 내지 1.9V일 때 파워업 신호(Vpor)가 생성되도록 하는 것이 바람직하다.
파워업 신호(Vpor)가 생성된 후에도 제 1 전압(V1)의 전압 레벨은 완전한 내부 전원전압 레벨까지 올라가야 로직 하이가 된다. 이로써, 제 4 인버터(I4)의 출력이 로직 로우가 되는 시점이 늦게 되어 파워업 신호(Vpor)가 생성된 후에도 누설 패스가 열려있게 되어 누설전류를 유발하게 될 수 있다. 따라서, 제 3 전압 생성부(40) 통해 파워업 신호(Vpor)가 인가되면 제 1 전압(V1)의 전원레벨을 외부 전원전압(EXT-VDD)과 동일한 레벨로 상승시키기 위한 제어전압(Vcg)을 생성한다. 이로써, 제 1 전압(V1)의 전압 레벨이 파워업 신호(Vpor)가 인가됨과 동시에 로직 하이로 올라가 게 되어 제 4 인버터(I4)의 출력은 로직 로우가 된다. 제 2 NMOS 트랜지스터(N2)가 턴오프 되어 누설 패스를 차단하여 누설 전류의 발생을 방지할 수 있다.
또한, 제 1 인버터(I1)를 두어 인버터의 PMOS 와 NMOS의 게이트 사이징을 통해 로직 레벨을 조절하여 낸드 게이트(ND) 내의 NMOS 트랜지서터의 턴오프 시점을 앞당겨 파워업 신호(Vpor) 인가후에 발생되는 글리치 현상을 방지할 수 있다. 즉, 제 1 인버터(I1)의 베타(β) 값이 제 2 내지 제 4 인버터(I2 내지 I4) 보다 작은 값을 갖도록 하는 것이 바람직하다. 베타(β)값은 인버터의 입력전압을 어느 시점에서 로직 하이에서 로직 로우로 또는 로직 로우에서 로직 하이로 인식할 것인가를 결정해주는 기준값이다. 즉, 인버터의 기준 베타(Ref β)값은 인버터를 구성하는 NMOS 트랜지스터의 베타(βn)값을 PMOS 트랜지스터의 베타(βp)값으로 나눈 값이 1임을 지칭한다(βn/βp = 1). 이는 인버터의 입력의 절반 정도에서 신호가 반전됨을 의미한다. 본 실시예에서는 제 1 인버터(I1)는 기준 베타값(Ref β)보다 작은 값을 갖는 인버터를 사용하고, 제 2 내지 제 4 인버터(I2 내지 I4)는 기준 베타값(Ref β)보다 큰 값을 갖는 인버터를 사용하는 것이 바람직하다.
상술한 바와 같이, 본 발명은 파워업 신호를 이용하여 파워업 신호 생성 회로내의 누설을 방지할 수 있다.
또한, 소정의 인버터를 통해 파워업 신호 생성부에 인가되는 입력 신호의 로직 레벨을 조정하여 파워업 신호의 클리치 현상을 방지할 수 있다.
도 1은 본 발명에 따른 파워업 신호 생성회로의 회로도이다.
도 2는 본 발명의 파워업 신호 생성회로의 동작을 설명하기 위한 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 제 1 전압 생성부 20 : 제 2 전압 생성부
30 : 파워업 신호 생성부 40 : 제 3 전압 생성부

Claims (5)

  1. 외부전압과 제어전압에 따라 제 1 전압을 생성하는 제 1 전압 생성부;
    상기 제 1 전압에 따라 구동하여 상기 외부전압의 전압 분배를 통해 일정한 레벨의 기준전압을 생성하고, 상기 제 1 전압에 따라 상기 외부전압 레벨의 제 2 전압을 생성하는 제 2 전압 생성부;
    상기 기준전압과 상기 제 2 전압에 따라 파워업 신호를 생성하는 파워업 신호 생성부; 및
    상기 파워업 신호에 따라 상기 외부전압 레벨의 상기 제어전압을 생성하는 제 3 전압 생성부를 포함하는 낸드 플래시 소자의 파워업 신호 생성 회로.
  2. 제 1 항에 있어서, 상기 제 1 전압 생성부는,
    상기 외부전압원과 제 1 노드 사이에 접속되어 상기 제 1 전압 또는 상기 제어전압에 따라 구동하는 제 1 PMOS 트랜지스터;
    상기 외부전압원과 상기 제 1 노드 사이에 접속된 제 1 저항;
    상기 제 1 노드와 접지전원사이에 접속되어 상기 제 1 노드에 따라 구동하는 제 1 NMOS 트랜지스터;
    상기 외부전압원과 제 1 전압 출력단자 사이에 접속되어 상기 제 1 노드에 따라 구동하는 제 2 PMOS 트랜지스터; 및
    상기 제 1 전압 출력단자와 접지전원 사이에 병렬 접속된 제 2 저항과 커패시터를 포함하는 낸드 플래시 소자의 파워업 신호 생성 회로.
  3. 제 1 항에 있어서, 상기 제 2 전압 생성부는,
    상기 제 1 전압을 반전하여 상기 외부전압 레벨의 제 2 전압으로 출력하는 제 1 인버터;
    직렬 접속되어 상기 제 1 전압을 소정시간 지연하고 반전하는 제 2 내지 제 4 인버터;
    상기 외부전압원과 기준전압 출력단 사이에 접속된 제 3 저항;
    상기 기준전압 출력단과 제 4 저항과 접속되어 상기 제 4 인버터의 출력에 따라 구동하는 제 2 NMOS 트랜지스터; 및
    접지전원에 접속된 제 4 저항을 포함하는 낸드 플래시 소자의 파워업 신호 생성 회로.
  4. 제 3 항에 있어서,
    상기 제 1 인버터의 베타 값이 상기 제 2 내지 제 4 인버터 보다 작은 값을 갖는 낸드 플래시 소자의 파워업 신호 생성 회로.
  5. 제 1 항에 있어서, 상기 제 3 전압 생성부는,
    상기 외부전압원과 상기 제 1 전압 출력단 사이에 접속되어 상기 파워업 신호에 따라 구동하는 제 3 PMOS 트랜지스터를 포함하는 낸드 플래시 소자의 파워업 신호 생성 회로.
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* Cited by examiner, † Cited by third party
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KR20150077980A (ko) * 2013-12-30 2015-07-08 에스케이하이닉스 주식회사 반도체 장치

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