KR20050102946A - 플래시 메모리 소자 및 그의 제조 방법과 프로그래밍/소거방법 - Google Patents
플래시 메모리 소자 및 그의 제조 방법과 프로그래밍/소거방법 Download PDFInfo
- Publication number
- KR20050102946A KR20050102946A KR1020040028282A KR20040028282A KR20050102946A KR 20050102946 A KR20050102946 A KR 20050102946A KR 1020040028282 A KR1020040028282 A KR 1020040028282A KR 20040028282 A KR20040028282 A KR 20040028282A KR 20050102946 A KR20050102946 A KR 20050102946A
- Authority
- KR
- South Korea
- Prior art keywords
- control
- control gates
- control gate
- source
- memory device
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 239000004065 semiconductor Substances 0.000 claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 claims abstract description 8
- 150000004767 nitrides Chemical class 0.000 claims description 28
- 239000002784 hot electron Substances 0.000 claims description 19
- 238000010791 quenching Methods 0.000 claims description 12
- 230000000171 quenching effect Effects 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 9
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 2
- 230000014759 maintenance of location Effects 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 82
- 238000002347 injection Methods 0.000 description 10
- 239000007924 injection Substances 0.000 description 10
- 230000008569 process Effects 0.000 description 10
- 230000005684 electric field Effects 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000005036 potential barrier Methods 0.000 description 5
- 230000005641 tunneling Effects 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000001351 cycling effect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000006386 memory function Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 내구성(Endurance) 및 기억유지력(Retention) 등의 신뢰성(Reliablity) 특성을 향상시킬 수 있는 SONOS 구조의 플래시 메모리 소자와 그의 제조 방법 및 프로그래밍/소거 방법에 관한 것으로, 제 1 도전형 반도체 기판과, 상기 반도체 기판 표면에 형성된 ONO막과, 상기 ONO막위에 형성된 제 1 제어 게이트와, 상기 제 1 제어 게이트 양측의 상기 ONO막위에 형성된 제 2, 제 3 제어 게이트와, 상기 제 2, 제 3 제어 게이트 양측의 상기 반도체 기판 표면내에 형성된 소오스/드레인 영역을 포함하여 구성된 것이다.
Description
본 발명은 플래시 메모리 소자에 관한 것으로, 특히 내구성(Endurance) 및 기억유지력(Retention) 등의 신뢰성(Reliablity) 특성을 향상시킬 수 있는 SONOS (Polysilicon -oxide-nitride-oxide- semiconductor ) 구조의 플래시 메모리 소자와 그의 제조 방법 및 프로그래밍/소거 방법에 관한 것이다.
일반적으로 전원이 공급되지 않아도 데이터가 지워지지 않은 비휘발성 메모리소자의 대표적인 메모리 소자가 EEPROM이다.
이와 같은 EEPROM은 전기적으로 고쳐 쓰기가 가능한 비휘발성 메모리 소자로서, 플로팅 게이트(Floating gate)형 셀을 사용하는 구조가 그동안 널리 이용되었다. 최근 고집적화가 급속히 진행됨에 따라, 종래의 플로팅 게이트형 셀의 축소가 매우 절실하게 요구되고 있지만, 프로그램/소거 시 높은 전압이 요구되고 터널 정의 등 공정상의 마진 확보가 어렵기 때문에 더 이상의 축소는 거의 불가능하였다. 이러한 이유로 플로팅 게이트형 셀을 대처할 비휘발성 메모리 소자로서 SONOS, FeRAM, SET, NROM 등 다방면의 연구가 진행되고 있다. 이 중 상기 SONOS 셀은 적층형 플로팅 게이트형 셀을 대체할 차세대 셀로 가장 주목받고 있다.
이하에서 첨부된 도면을 참고하여 종래 기술의 SONOS 플래시 메모리에 관하여 설명하면 다음과 같다.
도 1은 종래의 SONOS 구조의 플래시 메모리 소자 단위 셀의 구조 단면도이다.
종래의 SONOS 구조의 플래시 메모리 소자는, 도 1에 도시한 바와 같이, p형 반도체 기판(11)상에 제 1 산화막(12), 질화막(13) 및 제 2 산화막(14)이 차례로 적층된 ONO막(18)과, 상기 ONO막(18)위에 형성된 제어 게이트(15)와, 상기 제어 게이트(15)의 양측 반도체 기판(11) 표면내에 고농도 n형 불순물 영역을 형성하여 이루어진 소오스/드레인 영역(16, 17)으로 구성된다.
여기서, 상기 제 1 산화막(12)은 터널링 산화막(tunneling oxide layer)이고, 상기 질화막(13)은 메모리 층으로서 트랩 사이트 내에 전하를 충전하거나 혹은 충전된 전하를 방출함으로써 설의 문턱 전압(Vth)을 제어하여 메모리 기능을 갖는 것이며, 상기 제 2 산화막(14)은 충전 전하의 손실을 막는 블록킹 산화막(Blocking oxide layer)이다.
이와 같은 종래의 SONOS 구조의 플래시 메모리 소자는 프로그래밍 시에는 고 에너지 전자 주입(channel hot electron injection)을 이용하고, 주입된 전자를 제거하기 위한 소거 시 고 에너지 전공 주입(Hot hole injection) 방식을 이용한다.
즉, 프로그래밍 시에는 상기 드레인 영역(17)과 제어 게이트(15)에 소정의 양(+)전압을 인가하고 상기 소오스 영역(16)과 반도체 기판(Body)(11)은 접지(Ground)를 시킨다.
이와 같은 조건으로 바이어스가 인가되면 채널 전자들이 상기 소오스 영역(16)에서 드레인 영역(17) 쪽으로 형성되는 수평 전계에 의해 가속되어 상기 드레인 영역(17) 부근에서 핫 일렉트론(Hot Electron)이 발생되며, 이러한 핫 일렉트론이 제 1 산화막(12)의 전위장벽을 뛰어 넘어 상기 드레인 영역(17) 부근의 상기 질화막(13)의 트랩 준위에 국부적으로 트랩되는 것에 의해 소자의 문턱전압을 증가시키게 된다. 이러한 방식을 CHEI(channel hot electron injection)이라 한다.
그리고 종래 기술의 SONOS 플래시 메모리 소자의 소거 동작은 다음과 같다.
소거 동작 시에 상기 드레인 영역(17)에 소정의 양(+)전압을 인가하고 상기 제어 게이트(15)에는 소정의 음(-)전압을 인가하며 상기 소오스 영역(16)과 반도체 기판(Body)(11)을 접지 시킨다.
이와 같은 조건으로 바이어스가 인가되면 상기 드레인 영역(17)과 상기 제어 게이트(15)가 오버랩되는 영역에 형성된 고전계(High Electric Field)에 의해 고농도 n형 불순물 영역인 드레인 영역(17)에 공핍(Depletion)영역이 형성된다. 그리고 상기 공핍 영역에서 밴드간 터널링(Band to Band Tunneling)에 의해 전자/정공(electron/hole)쌍이 생성된다.
이와 같이 생성된 전자는 고농도 n형 불순물 영역으로 빠져나가며, 상기 정공은 공핍 영역에 형성된 수평 전계(Lateral Electric Field)에 의해 가속되어 고 에너지 정공(Hot Hole)로 변하며 이러한 고 에너지 정공들이 상기 제 1 산화막(12)과 반도체 기판(11)사이의 에너지 장벽을 뛰어넘어 상기 질화막(13)의 가전자대로 주입되어 트래핑되는 것에 의해 문턱전압이 낮아지는 소거 동작이 수행된다. 이러한 소거 방식을 HHI(Hot Hole Injection) 방식이라 한다.
또한, 상기와 같은 SONOS 플래시 메모리 소자는 한 셀에 2비트(bit)의 데이터를 기록할 수 있다.
즉, 이와 같은 종래의 SONOS 구조의 플래시 메모리 소자는 프로그래밍 시에는 고 에너지 전자 주입(channel hot electron injection)을 이용하고, 주입된 전자를 제거하기 위한 소거 시 고 에너지 전공 주입(Hot hole injection) 방식을 이용한다.
즉, 상술한 바와 같은 조건의 전압을 인가하여 상기 드레인 영역(17) 부근의 상기 질화막(13)에 전자를 트랩시켜 1비트의 데이터를 저장한다.
그리고, 상기 소오스 영역(16)과 제어 게이트(15)에 소정의 양(+)전압을 인가하고 상기 드레인 영역(17)과 반도체 기판(Body)(11)을 접지(Ground)시켜 상기 소오스 영역(16) 부근에서 핫 일렉트론(Hot Electron)이 발생되게 하고 이러한 핫 일렉트론이 제 1 산화막(12)의 전위장벽을 뛰어 넘어 상기 소오스 영역(16) 부근의 상기 질화막(13)에 트랩되도록 하므로 또 다른 1비트의 데이터를 저장하게 한다.
이와 같은 방식의 프로그램 및 소거 방법에 있어서, 전자 및 정공이 질화막(13)에 얇게 트랩되는 경우가 발생하여 프로그램 및 소거 사이클링이 낮아지는 문제점이 있었다.
따라서, 이와 같은 문제점을 해결하기 위한 기술이 2003년 IEDM 자료(Novel Operation Schemes to Improve Device Reliability in a Localized Trapping Storage SONOS-Type Flash Memory)에서 발표된 바 있다.
즉, 프로그래밍 시, 상기 핫 일렉트론이 제 1 산화막(12)의 전위장벽을 뛰어 넘어 상기 드레인 영역(17) 부근의 상기 질화막(13)에 트랩될 때, 상기 핫 일렉트론이 상기 질화막(13)에 깊게 트랩되는 것도 있지만, 얇게 트랩되는 것도 있다. 그 중에 상기 질화막(13)에 얇게 트랩되는 핫 일렉트론은 상기 프로그램/소거 사이클링에 의해 야기된 상기 제 1 산화막의 데미지에 의해 저장 기간 동안(during storage period) 쉽게 탈출하게 되고, 더불어 전하 손실이 발생된다.
따라서, 이러한 문제점을 해결하기 위해 상기 2003년 IEDM 자료에서는, 낮은 문턱전압 상태에서 과 소거를 개선시키고, 높은 문턱전압 상태에서 전하 손실을 개선하기 위한 것으로, 프로그래밍 시의 핫 일렉트론 주입(hot electron injection) 후 또는 소거 시의 핫 홀 주입(hot hole injection) 후, 전기적 담금질(electrical anneal)을 실시한 기술을 제안하였다.
즉, 소거 시, 정공 주입 후, 소거 전기적 담금질(Erasing electrical anneal)을 하여 전자와 정공을 재결합시키거나, 프로그램 시, 전자 주입 후, 프로그래밍 전기적 담금질(programming electrical anneal)을 하여 상기 질화막에 얇게 트랩된 전자를 제거하고 깊게 트랩된 전자들만 남게한다.
이 때, 상기 소거 전기적 담금질은, 도 1에서, 상기 소오스 영역(16) 및 드레인 영역(17)은 접지시키고(0V), 상기 제어 게이트(15)에 10V의 필스(10ms)를 인가힌다. 그리고, 상기 프로그래밍 전기적 담금질은 상기 소오스 영역(16) 및 드레인 영역(17)은 접지시키고(0V), 상기 제어 게이트(15)에 -4V의 필스(10ms)를 인가힌다.
그러나, 상기와 같은 자료에 있어서도 다음과 같은 문제점이 있었다.
즉, 프로그래밍 시 얇게 트랩된 전자들은 상기 프로그래밍 전기적 담금질에 의해 제거되어 전하 손실을 감소시킬 수 있지만, 프로그램 후, 측 방향으로 이동(확산)된 전자(Hopping electron)들은 상기 프로그램 전기적 담금질(programming electrical anneal)에서도 제거되지 않는다.
따라서, 소거 동작 시에 많은 양의 정공을 주입(hot hole injection)하더라도 완전하게 트랩된 전하가 제거되지 않으므로 신뢰도가 저하된다.
특히, 소오스 영역과 드레인 영역 부근의 질화막에 각각 제이타를 프로그래밍할 경우, 즉 한 셀에 2비트의 데이터를 프로그래밍할 경우는 이와 같은 문제가 더 심각해 진다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 프로그램 후, 측 방향으로 이동(확산)된 전자(Hopping electron)들도 확실히 제거할 수 있는 플래시 메모리 장치 및 그 제조 방법과 프로그램/소거 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 플래시 메모리 소자는, 제 1 도전형 반도체 기판과, 상기 반도체 기판 표면에 형성된 ONO막과, 상기 ONO막위에 형성된 제 1 제어 게이트와, 상기 제 1 제어 게이트 양측의 상기 ONO막위에 형성된 제 2, 제 3 제어 게이트와, 상기 제 2, 제 3 제어 게이트 양측의 상기 반도체 기판 표면내에 형성된 소오스/드레인 영역을 포함하여 구성됨에 그 특징이 있다.
여기서, 상기 제 1 제어 게이트와 상기 제 2, 제 3 제어 게이트를 각각 격리시키기 위한 절연막을 더 포함함에 특징이 있다.
상기 제 1, 제 2, 제 3 제어 게이트 및 상기 소오스/드레인 영역에 각각 콘택홀을 갖고 기판 전면에는 형성되는 평탄화 절연막과, 상기 각 콘택홀을 통해 상기 제 1, 제 2, 제 3 제어 게이트 및 소오스/들엔 영역에 각각 연결되는 워드 라인, 제 1, 제 2 콘트롤 라인, 제 1 비트라인 및 제 2 비트 라인을 더 포함함에 특징이 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 플래시 메모리 소자의 제조 방법은 액티브 영역이 정의된 반도체 기판에 제 1 산화막, 질화막 및 제 2 산화막이 적층된 ONO막을 형성하는 단계와, 상기 ONO막위에 제 1 제어 게이트를 형성하는 단계와, 상기 제 1 제어 게이트의 표면에 절연막을 형성하는 단계와, 상기 제 1 제어 게이트 양측의 상기 ONO막위에 제 2, 제 3 제어 게이트를 형성하는 단계와, 상기 제 2, 제 3 제어 게이트 양측의 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
여기서, 상기 제 2 산화막은 상기 질화막을 산화시켜 형성함에 특징이 있다.
상기 절연막은 상기 제 1 제어 게이트의 노출된 표면을 산화시켜 형성함에 특징이 있다.
상기 소오스/드레인 영역은 상기 제 1, 제 2, 제 3 제어 게이트를 마스크로 이용한 고농도 n형 불순물을 이온 주입하여 형성함에 특징이 있다.
상기 제 1, 제 2, 제 3 제어 게이트를 포함한 기판 전면에 평탄화 절연막을 형성하는 단계와, 상기 제 1, 제 2, 제 3 제어 게이트 및 소오스/드레인 영역이 노출되도록 상기 평탄화 절연막 및 ONO막을 선택적으로 제거하여 각각 콘택홀을 형성하는 단계와, 상기 각 콘택홀을 통해 상기 제 1, 제 2, 제 3 제어 게이트 및 상기 소오스 영역 및 드레인 영역에 연결되도록 각각 워드 라인 및 제 1, 제 2 콘트롤 라인, 제 1 비트라인 및 제 2 비트 라인을 형성하는 단계를 더 포함함에 특징이 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 플래시 메모리 소자의 플로그래밍 방법은, 제 1 제어 게이트 양측에 제 2, 제 3 제어 게이트와, 상기 제 2, 제 3 제어 게이트 양측의 반도체 기판 표면내에 소오스/드레인 영역과 상기 각 제어 게이트와 반도체 기판 사이에 ONO막을 구비한 SONOS 구조의 플래시 메모리 소자의 프로그래밍 방법에 있어서, 상기 제 1, 제 3 제어 게이트에 고전압 펄스를 인가하여 상기 드레인 영역 부근의 상기 ONO막에 핫 일렉트론을 트랩시키는 제 1 단계와, 상기 제 1 제어 게이트에 고전압 펄스를 인가하여 상기 트랩된 전자를 담금질하는 제 2 단계를 포함하여 이루어짐에 그 특징이 있다.
여기서, 상기 제 1 단계는, 소오스 영역에 OV, 제 2 제어 게이트에 문턱 전압 이상의 전압, 상기 제 1 및 제 3 제어 게이트에 10V 이상의 전압 펄스를 인가하고, 상기 드레인 영역에 4V 이상의 전압을 인가함에 특징이 있다.
상기 제 2 단계는, 소오스 및 드레인 영역에 에 0V의 전압, 상기 제 2, 제 3 제어 게이트에 -4V의 전압 펄스, 상기 제 1 제어 게이트에 -10V의 전압 펄스를 인가함에 특징이 있다.
상기 제 1, 제 2 제어 게이트에 고전압 펄스를 인가하여 상기 소오스 영역 부근의 상기 ONO막에 핫 일렉트론을 트랩시키는 제 3 단계를 더 포함함에 특징이 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 플래시 메모리 소자의 소거 방법은, 제 1 제어 게이트 양측에 제 2, 제 3 제어 게이트와, 상기 제 2, 제 3 제어 게이트 양측의 반도체 기판 표면내에 소오스/드레인 영역과 상기 각 제어 게이트와 반도체 기판 사이에 ONO막을 구비한 SONOS 구조의 플래시 메모리 소자의 소거 방법에 있어서, 상기 제 2 또는 제 3 제어 게이트에 마이너스 전압을 인가하여 상기 소오스 또는 드레인 영역 부근의 상기 ONO막에 정공을 주입하는 제 1 단계와, 상기 제 1 제어 게이트에 플러스 고전압 펄스를 인가하고 상기 제 2, 제 3 제어 게이트에 마이너스 고전압 펄스를 인가하여 상기 주입된 정공을 담금질하는 제 2 단계를 포함하여 이루어짐을 특징으로 하는 플래시 메모리 소자의 소거 방법.
여기서, 상기 제 1 단계는, 상기 소오스 또는 드레인 영역에 OV 또는 5V 이상의 전압, 제 2 또는 제 3 제어 게이트에 문턱 전압 이상의 전압, 상기 제 1 제어 게이트 및 제 3 또는 제 2 제어 게이트에 -3V 이상의 전압 펄스를 인가함에 특징이 있다.
상기 제 2 단계는, 소오스 영역 및 드레인 영역에 0V의 전압, 상기 제 2, 제 3 제어 게이트에 10V의 전압 펄스를 인가하고, 상기 제 1 제어 게이트에 -10V의 전압 펄스(수 ㎳)를 인가하여 측면으로 이동된 정공들을 제거함에 특징이 있다.
상기와 같은 특징을 갖는 본 발명에 따른 플래시 메모리 소자 및 그의 제조 방법과 프로그래밍/소거 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 플래시 메모리 소자의 단면도이다.
본 발명에 따른 플래시 메모리 소자는, 도 2에 도시한 바와 같이, p형 반도체 기판(21)상에 제 1 산화막(22), 질화막(23) 및 제 2 산화막(24)이 차례로 적층된 ONO막(28)과, 상기 ONO막(28)위에 형성된 제 1 제어 게이트(25)와, 상기 제 1 제어 게이트(25)의 양측의 상기 ONO막(28)위에 형성된 제 2, 제 3 제어 게이트(29, 30)와, 상기 제 2, 제 3 제어 게이트(29, 30) 양측의 상기 p형 반도체 기판(21) 표면내에 고농도 n형 불순물 이온 주입으로 형성된 소오스/드레인 영역(26, 27)으로 구성된다.
여기서, 상기 제 1 제어 게이트(25)와 상기 제 2, 제 3 제어 게이트(29, 30)은 제 3 산화막(31)에 의해 격리되어 있으며, 상기 제 1, 제 2, 제 3 제어 게이트(25, 29, 30)을 포함한 기판 전면에는 평탄화 절연막(32)이 형성되고, 상기 제 1, 제 2, 제 3 제어 게이트(25, 29, 30) 및 소오스/드레인 영역(26, 27)에는 각각 콘택홀이 형성되어, 상기 각 콘택홀을 통해 상기 제 1, 제 2, 제 3 제어 게이트(25, 29, 30)에는 워드 라인(W/L) 및 제 1, 제 2 콘트롤 라인(CL1, CL2)이 연결되고 상기 소오스 영역(26) 및 드레인 영역(27)은 제 1 비트라인(BL1) 및 제 2 비트 라인(BL2)이 연결되어 있다.
상기 제 1 산화막(22)은 터널링 산화막(tunneling oxide layer)이고, 상기 질화막(23)은 메모리 층으로서 트랩 사이트 내에 전하를 충전하거나 혹은 충전된 전하를 방출함으로써 설의 문턱 전압(Vth)을 제어하여 메모리 기능을 갖는 것이며, 상기 제 2 산화막(24)은 충전 전하의 손실을 막는 블록킹 산화막(Blocking oxide layer)이다.
이와 같은 구조를 갖는 본 발명에 때른 플래시 메모리 소자의 제조 방법을 설명하면 다음과 같다.
도 3a 내지 3h는 본 발명에 따른 플래시 메모리 소자의 공정 단면도이다.
도 3a에 도시한 바와 같이, p형 반도체 기판(21)에 필드 영역과 액티브 영역을 정의하여 필드 영역에 필드 산화막(도면에는 도시되지 않음)을 형성하고, 상기 p형 반도체 기판(21)에 버퍼 산화막(33)을 형성한다. 그리고, 상기 반도체 기판(21)의 액티브 영역에 웰 영역(도면에 도시하지 않음)을 형성하기 위한 이온 주입 공정과 문턱 전압 조절용 이온 주입 공정을 실시한다.
도 3b에 도시한 바와 같이, 상기 버퍼 산화막(33)을 제거하고 상기 반도체 기판(21)의 전면에 터널링 절연막 역할을 하는 제 1 산화막(22)과, 전하가 트랩되는 질화막(234), 및 블록킹 역할을 하는 제 2 산화막(24)을 차례로 증착하여 ONO막(28)을 형성한다. 그리고, 상기 ONO막(28)위에 제 1 폴리 실리콘층(25a)을 형성한다.
여기서, 상기 제 2 산화막(24)은 CVD 등으로 증착하거나 상기 질화막(23)을 산화시켜 형성할 수도 있다.
도 3c에 도시한 바와 같이, 상기 제 1 폴리 실리콘층(25a)위에 감광막(도면에는 도시되지 않음)을 증착하고 마스크를 이용한 노광 및 현상 공정과 식각 공정으로 상기 제 1 폴리 실리콘층(25a)을 선택적으로 제거하여 제 1 제어 게이트(25)를 형성한다. 그리고, 상기 감광막을 제거한다.
물론, 이와 같은 제 1 제어 게이트(25)를 패터닝 한 후, 세정 공정을 진행하는 것은 당연하다.
도 3d에 도시한 바와 같이, 상기 제 1 제어 게이트(25)의 노출된 표면을 산화시켜, 상기 제 1 제어 게이트(25)의 측면 및 상부면에 산화막(31)을 형성한다.
도 3e에 도시한 바와 같이, 상기 산화막(31) 및 제 1 제어 게이트(25)가 형성된 기판 전면에 제 2 폴리실리콘층(도면에는 도시되지 않음)을 증착하고 이방성 식각 공정(에치백 공정)으로 상기 제 2 폴리 실리콘층을 제거하여 상기 제 1 제어 게이트(25) 양측의 상기 산화막(31) 측면의 상기 ONO막(28)위에 제 2, 제 3 제어 게이트(29, 30)를 형성한다.
도 3f에 도시한 바와 같이, 상기 제 1, 제 2, 제 3 제어 게이트(25, 29, 30)를 마스크로 이용하고 상기 반도체 기판(21)에 고농도 n형 불순물을 이온 주입하여 상기 제 2, 제 3 제어 게이트 측면의 상기 반도체 기판(21) 표면내에 소오스 영역(26) 및 드레인 영역(27)을 형성한다.
도 3g에 도시한 바와 같이, 상기 제 1, 제 2, 제 3 제어 게이트(25, 29, 30)를 포함한 기판 전면에 BPSG 등의 평탄화 절연막(32)을 증착한다.
도 3h에 도시한 바와 같이, 사진 식각 공정으로 상기 제 1, 제 2, 제 3 제어 게이트(25, 29, 30) 및 소오스/드레인 영역(26, 27)이 노출되도록 상기 평탄화 절연막(32) 및 ONO막(28)을 선택적으로 제거하여 각각 콘택홀을 형성한 다음, 전면에 금속을 증착하고 선택적으로 제거하여, 상기 각 콘택홀을 통해 상기 제 1, 제 2, 제 3 제어 게이트(25, 29, 30) 및 상기 소오스 영역(26) 및 드레인 영역(27)에 각각 워드 라인(W/L) 및 제 1, 제 2 콘트롤 라인(CL1, CL2), 제 1 비트라인(BL1) 및 제 2 비트 라인(BL2)을 형성한다.
이와 같이 제조되는 본 발명에 따른 플래시 메모리 소자의 프로그래밍/소거 및 읽기 동작을 설명하면 다음과 같다.
먼저, 플래시 메모리 소자에 데이터를 프로그래밍하는 동작은 프로그래밍과 프로그래밍 전기적 담금질을 반복적으로 수행한다.
즉, 상기 제 1 비트 라인(BL1)에는 OV, 제 1 콘트롤 라인(CL1)에는 문턱 전압 이상의 전압을 인가하고, 상기 워드 라인(W/L) 및 제 2 콘트롤 라인(CL2)에 10V 이상의 전압 펄스(수 ㎲)를 인가하며, 상기 제 2 비트 라인(BL2)에 4V 이상의 전압을 인가하여, 채널 전자들이 상기 소오스 영역(26)에서 드레인 영역(27) 쪽으로 형성되는 수평 전계에 의해 가속되어 상기 드레인 영역(27) 부근에서 핫 일렉트론(Hot Electron)이 발생되며, 이러한 핫 일렉트론이 제 1 산화막(22)의 전위장벽을 뛰어 넘어 상기 드레인 영역(27) 부근의 상기 질화막(23)의 트랩 준위에 국부적으로 트랩되도록 한다.
그리고, 이와 같이 상기 질화막(23)에 전자가 트랩되도록 하고, 트랩된 전자 중 측면으로 이동된 전자를 제거하기 위하여 프로그래밍 전기적 담금질을 실시한다.
즉, 제 1, 제 2 비트 라인(BL1, BL2)에는 0V의 전압을 인가하고, 상기 제 2 콘트롤 라인(CL1, CL2)에 -4V의 전압 펄스(수 ㎲)를 인가하며, 상기 워드 라인(W/L)에는 -10V의 전압 펄스(수 ㎳)를 인가하여 측면으로 이동된 전자들을 제거한다. 이 때, 상기 워드 라인(W/L)에 -10V의 전압 펄스(수 ㎳)를 인가하여도 상기 제 3 제어 게이트(30)에 -4V의 전압 펄스가 인가되어 있으므로, 도 2에 도시한 바와 같이, 상기 드레인 영역(27) 부근의 상기 질화막(23)에 트랩된 전자는 영향을 받지 않고, 측면으로 이동된 전자들만 제거된다.
또한, 하나의 단위 셀에 2비트의 데이터를 프로그래밍 하기 위해서는, 상술한 바와 같이, 상기 드레인 영역(27) 부근의 상기 절연막(23)에 전자를 트랩시키고, 상기 제 1 비트 라인(BL1)에는 4V이상의 전압과 상기 제 2 콘트롤 라인(CL2)에는 문턱 전압 이상의 전압을 인가하고, 상기 워드 라인(W/L) 및 제 1 콘트롤 라인(CL1)에 10V 이상의 전압 펄스(수 ㎲)를 인가하며, 상기 제 2 비트 라인(BL2)에 0V의 전압을 인가하여, 채널 전자들이 상기 드레인 영역(27)에서 상기 소오스 영역(26) 쪽으로 형성되는 수평 전계에 의해 가속되어 상기 소오스 영역(26) 부근에서 핫 일렉트론(Hot Electron)이 발생되며, 이러한 핫 일렉트론이 제 1 산화막(22)의 전위장벽을 뛰어 넘어 상기 소오스 영역(26) 부근의 상기 질화막(23)의 트랩 준위에 국부적으로 트랩되도록 하여 또 다른 1비트의 데이터를 프로그래밍한다.
그리고, 이와 같이 상기 소오스 영역(26) 및 드레인 영역(27) 부근의 상기 질화막(23)에 각각 전자가 트랩된 즉 2비트의 데이터가 프로그램되어 있을 경우에는 다음과 같이 프로그래밍 전기적 담금질을 실시한다.
즉, 제 1, 제 2 비트 라인(BL1, BL2)에는 0V의 전압을 인가하고, 상기 제 1, 제 2 콘트롤 라인(CL1, CL2)에 -4V의 전압 펄스(수 ㎲)를 인가하며, 상기 워드 라인(W/L)에는 -10V의 전압 펄스(수 ㎳)를 인가하여 측면으로 이동된 전자들을 제거한다. 이 때, 상기 워드 라인(W/L)에 -10V의 전압 펄스(수 ㎳)를 인가하여도 상기 제 2, 제 3 제어 게이트(29, 30)에 -4V의 전압 펄스가 인가되어 있으므로, 상기 소오스 영역(26) 및 드레인 영역(27) 부근의 질화막(23)에 각각 트랩된 전자들은 영향을 받지 않고, 측면으로 이동된 전자들(제 1 제어 게이트의 하측에 트랩된 전자들)만 제거된다.
또한, 플래시 메모리 소자에서 데이터를 소거하는 동작은 소거와 소거 전기적 담금질(erase eletrical anneal)을 반복적으로 수행한다.
즉, 상기 제 1 비트 라인(BL1)에는 OV, 제 1 콘트롤 라인(CL1)에는 문턱 전압(Vt) 이상의 전압을 인가하고, 상기 워드 라인(W/L) 및 제 2 콘트롤 라인(CL2)에 -3V 이상의 전압 펄스(수 ㎳)를 인가하며, 상기 제 2 비트 라인(BL2)에 5V 이상의 전압을 인가하여, 상기 드레인 영역(27)과 상기 제 3 제어 게이트(30)가 오버랩되는 영역에 형성된 고전계(High Electric Field)에 의해 고농도 n형 불순물 영역인 드레인 영역(27)에 공핍(Depletion)영역이 형성된다. 그리고 상기 공핍 영역에서 밴드간 터널링(Band to Band Tunneling)에 의해 전자/정공(electron/hole)쌍이 생성된다. 이와 같이 생성된 전자는 고농도 n형 불순물 영역으로 빠져나가며, 상기 정공은 공핍 영역에 형성된 수평 전계(Lateral Electric Field)에 의해 가속되어 고 에너지 정공(Hot Hole)로 변하며 이러한 고 에너지 정공들이 상기 제 1 산화막(12)과 반도체 기판(11)사이의 에너지 장벽을 뛰어넘어 상기 질화막(13)의 가전자대로 주입되어 트래핑되는 것에 의해 소거 동작이 수행된다.
마찬가지로, 측면으로 이동된 정공을 제거하기 위하여 소거 전기적 담금질을 실시한다.
즉, 제 1, 제 2 비트 라인(BL1, BL2)에는 0V의 전압을 인가하고, 상기 제 1, 제 2 콘트롤 라인(CL1, CL2)에 10V의 전압 펄스(수 ㎳)를 인가하며, 상기 워드 라인(W/L)에는 -10V의 전압 펄스(수 ㎳)를 인가하여 측면으로 이동된 정공들을 제거한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
이상에서 설명한 바와 같은 본 발명에 따른 플래시 메모리 소자 및 프로그래밍/소거 방법에 있어서는 다음과 같은 효과가 있다.
제 1 제어 게이트 양측면에 제 2 , 제 3 제어 게이트를 형성하고, 제 2, 제 3 제어 게이트에는 프로그램된 전자가 유지되도록 전압을 인가하고 상기 제 1 제어 게이트에 고전압을 인가하여 담금질을 실시하므로 측면 이동된 트랩 전자를 제거하므로 플래시 메모리의 신뢰도가 향상된다.
도 1은 종래의 SONOS 구조의 플래시 메모리 소자의 구조 단면도
도 2는 본 발명에 따른 플래시 메모리 소자의 구조 단면도
도 3a내지 도 3h는 본 발명에 따른 플래시 메모리 소자의 제조를 위한 공정 단면도
도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22, 24, 31 : 산화막
23 : 질화막 25, 29, 30 : 제어 게이트
25a : 폴리 실리콘층 26 : 소오스 영역
27 : 드레인 영역 28 : ONO막
31 : 산화막 32 : 평탄화 절연막
33 : 버퍼 산화막
Claims (16)
- 제 1 도전형 반도체 기판과,상기 반도체 기판 표면에 형성된 ONO막과,상기 ONO막위에 형성된 제 1 제어 게이트와,상기 제 1 제어 게이트 양측의 상기 ONO막위에 형성된 제 2, 제 3 제어 게이트와,상기 제 2, 제 3 제어 게이트 양측의 상기 반도체 기판 표면내에 형성된 소오스/드레인 영역을 포함하여 구성됨을 특징으로 하는 플래시 메모리 소자.
- 제 1 항에 있어서,상기 제 1 제어 게이트와 상기 제 2, 제 3 제어 게이트를 각각 격리시키기 위한 절연막을 더 포함함을 특징으로 하는 플래시 메모리 소자.
- 제 1 항에 있어서,상기 제 1, 제 2, 제 3 제어 게이트 및 상기 소오스/드레인 영역에 각각 콘택홀을 갖고 기판 전면에는 형성되는 평탄화 절연막과,상기 각 콘택홀을 통해 상기 제 1, 제 2, 제 3 제어 게이트 및 소오스/들엔 영역에 각각 연결되는 워드 라인, 제 1, 제 2 콘트롤 라인, 제 1 비트라인 및 제 2 비트 라인을 더 포함함을 특징으로 하는 플래시 메모리 소자.
- 액티브 영역이 정의된 반도체 기판에 제 1 산화막, 질화막 및 제 2 산화막이 적층된 ONO막을 형성하는 단계와,상기 ONO막위에 제 1 제어 게이트를 형성하는 단계와,상기 제 1 제어 게이트의 표면에 절연막을 형성하는 단계와,상기 제 1 제어 게이트 양측의 상기 ONO막위에 제 2, 제 3 제어 게이트를 형성하는 단계와,상기 제 2, 제 3 제어 게이트 양측의 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 제 2 산화막은 상기 질화막을 산화시켜 형성함을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 절연막은 상기 제 1 제어 게이트의 노출된 표면을 산화시켜 형성함을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 소오스/드레인 영역은 상기 제 1, 제 2, 제 3 제어 게이트를 마스크로 이용한 고농도 n형 불순물을 이온 주입하여 형성함을 특징으로 하는 플랙시 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 제 1, 제 2, 제 3 제어 게이트를 포함한 기판 전면에 평탄화 절연막을 형성하는 단계와,상기 제 1, 제 2, 제 3 제어 게이트 및 소오스/드레인 영역이 노출되도록 상기 평탄화 절연막 및 ONO막을 선택적으로 제거하여 각각 콘택홀을 형성하는 단계와,상기 각 콘택홀을 통해 상기 제 1, 제 2, 제 3 제어 게이트 및 상기 소오스 영역 및 드레인 영역에 연결되도록 각각 워드 라인 및 제 1, 제 2 콘트롤 라인, 제 1 비트라인 및 제 2 비트 라인을 형성하는 단계를 더 포함함을 특징으로 하는 플랙시 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 평탄화 절연막은 BPSG로 형성함을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 제어 게이트 양측에 제 2, 제 3 제어 게이트와, 상기 제 2, 제 3 제어 게이트 양측의 반도체 기판 표면내에 소오스/드레인 영역과 상기 각 제어 게이트와 반도체 기판 사이에 ONO막을 구비한 SONOS 구조의 플래시 메모리 소자의 프로그래밍 방법에 있어서,상기 제 1, 제 3 제어 게이트에 고전압 펄스를 인가하여 상기 드레인 영역 부근의 상기 ONO막에 핫 일렉트론을 트랩시키는 제 1 단계와,상기 제 1 제어 게이트에 고전압 펄스를 인가하여 상기 트랩된 전자를 담금질하는 제 2 단계를 포함하여 이루어짐을 특징으로 하는 플래시 메모리 소자의 프로그래밍 방법.
- 제 10 항에 있어서,상기 제 1 단계는, 소오스 영역에 OV, 제 2 제어 게이트에 문턱 전압 이상의 전압, 상기 제 1 및 제 3 제어 게이트에 10V 이상의 전압 펄스를 인가하고, 상기 드레인 영역에 4V 이상의 전압을 인가함을 특징으로 하는 플래시 메모리 소자의 프로그래밍 방법.
- 제 10 항에 있어서,상기 제 2 단계는, 소오스 및 드레인 영역에 에 0V의 전압, 상기 제 2, 제 3 제어 게이트에 -4V의 전압 펄스, 상기 제 1 제어 게이트에 -10V의 전압 펄스를 인가함을 특징으로 하는 플래시 메모리 소자의 프로그래밍 방법.
- 제 10 항에 있어서,상기 제 1, 제 2 제어 게이트에 고전압 펄스를 인가하여 상기 소오스 영역 부근의 상기 ONO막에 핫 일렉트론을 트랩시키는 제 3 단계를 더 포함함을 특징으로하는 플래시 메모리 소자의 프로그래밍 방법.
- 제 1 제어 게이트 양측에 제 2, 제 3 제어 게이트와, 상기 제 2, 제 3 제어 게이트 양측의 반도체 기판 표면내에 소오스/드레인 영역과 상기 각 제어 게이트와 반도체 기판 사이에 ONO막을 구비한 SONOS 구조의 플래시 메모리 소자의 프로그래밍 방법에 있어서,상기 제 2 또는 제 3 제어 게이트에 마이너스 전압을 인가하여 상기 소오스 또는 드레인 영역 부근의 상기 ONO막에 정공을 주입하는 제 1 단계와,상기 제 1 제어 게이트에 플러스 고전압 펄스를 인가하고 상기 제 2, 제 3 제어 게이트에 마이너스 고전압 펄스를 인가하여 상기 주입된 정공을 담금질하는 제 2 단계를 포함하여 이루어짐을 특징으로 하는 플래시 메모리 소자의 소거 방법.
- 제 14 항에 있어서,상기 제 1 단계는, 상기 소오스 또는 드레인 영역에 OV 또는 5V 이상의 전압, 제 2 또는 제 3 제어 게이트에 문턱 전압 이상의 전압, 상기 제 1 제어 게이트 및 제 3 또는 제 2 제어 게이트에 -3V 이상의 전압 펄스를 인가함을 특징으로 하는 플래시 메모리 소자의 소거 방법.
- 제 14 항에 있어서,상기 제 2 단계는, 소오스 영역 및 드레인 영역에 0V의 전압, 상기 제 2, 제 3 제어 게이트에 10V의 전압 펄스를 인가하고, 상기 제 1 제어 게이트에 -10V의 전압 펄스(수 ㎳)를 인가하여 측면으로 이동된 정공들을 제거함을 특징으로 하는 플래시 메모리 소자의 소거 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040028282A KR100546691B1 (ko) | 2004-04-23 | 2004-04-23 | 플래시 메모리 소자 및 그의 제조 방법과 프로그래밍/소거방법 |
| US10/879,722 US7366026B2 (en) | 2004-04-23 | 2004-06-30 | Flash memory device and method for fabricating the same, and programming and erasing method thereof |
| US11/364,671 US20060146632A1 (en) | 2004-04-23 | 2006-03-01 | Flash memory device and method for fabricating the same, and programming and erasing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040028282A KR100546691B1 (ko) | 2004-04-23 | 2004-04-23 | 플래시 메모리 소자 및 그의 제조 방법과 프로그래밍/소거방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050102946A true KR20050102946A (ko) | 2005-10-27 |
| KR100546691B1 KR100546691B1 (ko) | 2006-01-26 |
Family
ID=36640228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040028282A KR100546691B1 (ko) | 2004-04-23 | 2004-04-23 | 플래시 메모리 소자 및 그의 제조 방법과 프로그래밍/소거방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7366026B2 (ko) |
| KR (1) | KR100546691B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100802858B1 (ko) * | 2006-01-17 | 2008-02-12 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치 및 그 데이터 기입 방법 |
| KR100907902B1 (ko) * | 2007-09-12 | 2009-07-15 | 주식회사 동부하이텍 | 플래시 메모리 소자 및 그의 제조 방법 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10238784A1 (de) * | 2002-08-23 | 2004-03-11 | Infineon Technologies Ag | Nichtflüchtiges Halbleiterspeicherelement sowie zugehöriges Herstellungs- und Ansteuerverfahren |
| US8022465B2 (en) * | 2005-11-15 | 2011-09-20 | Macronrix International Co., Ltd. | Low hydrogen concentration charge-trapping layer structures for non-volatile memory |
| KR100748003B1 (ko) * | 2006-08-31 | 2007-08-08 | 동부일렉트로닉스 주식회사 | 임베디드 비휘발성 메모리 및 그 제조방법 |
| US8344475B2 (en) | 2006-11-29 | 2013-01-01 | Rambus Inc. | Integrated circuit heating to effect in-situ annealing |
| WO2008067494A1 (en) * | 2006-11-29 | 2008-06-05 | Rambus Inc. | Integrated circuit with built-in heating circuitry to reverse operational degeneration |
| US11244727B2 (en) | 2006-11-29 | 2022-02-08 | Rambus Inc. | Dynamic memory rank configuration |
| US7570514B2 (en) * | 2007-01-22 | 2009-08-04 | Macronix International Co. Ltd. | Method of operating multi-level cell and integrate circuit for using multi-level cell to store data |
| JP2010538497A (ja) | 2007-09-05 | 2010-12-09 | ラムバス・インコーポレーテッド | 不揮発性半導体メモリ・デバイスにおける欠陥を修復するための方法および装置 |
| US20090065841A1 (en) * | 2007-09-06 | 2009-03-12 | Assaf Shappir | SILICON OXY-NITRIDE (SiON) LINER, SUCH AS OPTIONALLY FOR NON-VOLATILE MEMORY CELLS |
| JP5238208B2 (ja) | 2007-09-27 | 2013-07-17 | 株式会社東芝 | 不揮発性半導体記憶装置の駆動方法及び不揮発性半導体記憶装置 |
| KR20100037964A (ko) * | 2008-10-02 | 2010-04-12 | 삼성전자주식회사 | 트랜지스터, 그 제조 방법 및 트랜지스터의 문턱전압 조절방법 |
| US8653574B2 (en) * | 2012-02-15 | 2014-02-18 | Tsinghua University | Flash memory and method for fabricating the same |
| US9378821B1 (en) | 2013-01-18 | 2016-06-28 | Cypress Semiconductor Corporation | Endurance of silicon-oxide-nitride-oxide-silicon (SONOS) memory cells |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6259142B1 (en) * | 1998-04-07 | 2001-07-10 | Advanced Micro Devices, Inc. | Multiple split gate semiconductor device and fabrication method |
| JP4488565B2 (ja) * | 1999-12-03 | 2010-06-23 | 富士通株式会社 | 半導体記憶装置の製造方法 |
| JP4923318B2 (ja) * | 1999-12-17 | 2012-04-25 | ソニー株式会社 | 不揮発性半導体記憶装置およびその動作方法 |
| US6531350B2 (en) * | 2001-02-22 | 2003-03-11 | Halo, Inc. | Twin MONOS cell fabrication method and array organization |
| US6586296B1 (en) * | 2001-04-30 | 2003-07-01 | Cypress Semiconductor Corp. | Method of doping wells, channels, and gates of dual gate CMOS technology with reduced number of masks |
| JP3640179B2 (ja) * | 2001-07-23 | 2005-04-20 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| US6939767B2 (en) * | 2003-11-19 | 2005-09-06 | Freescale Semiconductor, Inc. | Multi-bit non-volatile integrated circuit memory and method therefor |
-
2004
- 2004-04-23 KR KR1020040028282A patent/KR100546691B1/ko not_active IP Right Cessation
- 2004-06-30 US US10/879,722 patent/US7366026B2/en not_active Expired - Lifetime
-
2006
- 2006-03-01 US US11/364,671 patent/US20060146632A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100802858B1 (ko) * | 2006-01-17 | 2008-02-12 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치 및 그 데이터 기입 방법 |
| KR100907902B1 (ko) * | 2007-09-12 | 2009-07-15 | 주식회사 동부하이텍 | 플래시 메모리 소자 및 그의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7366026B2 (en) | 2008-04-29 |
| KR100546691B1 (ko) | 2006-01-26 |
| US20050236662A1 (en) | 2005-10-27 |
| US20060146632A1 (en) | 2006-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100440095B1 (ko) | 비휘발성 반도체 기억장치, 그의 제조 방법 및 동작 방법 | |
| US7433243B2 (en) | Operation method of non-volatile memory | |
| US7046556B2 (en) | Twin insulator charge storage device operation and its fabrication method | |
| US5646060A (en) | Method for making an EEPROM cell with isolation transistor | |
| US20060146632A1 (en) | Flash memory device and method for fabricating the same, and programming and erasing method thereof | |
| KR100964759B1 (ko) | 불휘발성 반도체 기억 장치 | |
| JP5376414B2 (ja) | メモリアレイの操作方法 | |
| KR20000058086A (ko) | 비휘발성 반도체 기억장치 및 그 구동방법, 동작방법 및제조방법 | |
| US20060180847A1 (en) | Two-bit non-volatile memory devices including independently-controllable gate electrodes and methods for fabricating the same | |
| US7391653B2 (en) | Twin insulator charge storage device operation and its fabrication method | |
| US7411247B2 (en) | Twin insulator charge storage device operation and its fabrication method | |
| US7652320B2 (en) | Non-volatile memory device having improved band-to-band tunneling induced hot electron injection efficiency and manufacturing method thereof | |
| KR100995720B1 (ko) | 비휘발성 반도체 기억 장치를 구동하기 위한 방법 | |
| JP2005184029A (ja) | 不揮発性記憶素子及び半導体集積回路装置 | |
| KR100452037B1 (ko) | 반도체 소자의 제조방법 및 그 소자 | |
| KR101024079B1 (ko) | 실리콘 질화물 전하 포획 메모리 장치 | |
| CN101523580A (zh) | 具有双阈值电压的基于多晶体管的非易失性存储单元 | |
| US7972925B2 (en) | Flash memory device and fabrication method thereof | |
| KR100640973B1 (ko) | 플래시 메모리 소자의 프로그래밍/소거 방법 | |
| JP2005184028A (ja) | 不揮発性記憶素子 | |
| US20070075358A1 (en) | Flash memory structure and method for fabricating the same | |
| KR20030057897A (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| JP2006236424A (ja) | 不揮発性メモリデバイス、および、その電荷注入方法 | |
| KR20090070269A (ko) | 플래시 메모리 소자와 그 제조 방법 | |
| JP2008172251A (ja) | 不揮発性記憶素子及び半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111220 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |