KR20050102497A - 반도체 칩 패키지용 회로 기판 - Google Patents
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Abstract
반도체 칩 패키지용 회로 기판이 개시된다. 상기 회로 기판에는 윈도우로 형성하기 위한 윈도우 예정 영역과, 상기 윈도우 예정 영역을 제외한 영역에 형성되는 구리 배선과, 상기 회로 기판의 윈도우 예정 영역의 근방에 형성되는 본더 핑거 및 상기 윈도우 예정 영역과 본더 핑거 형성 영역 사이에 위치하는 비아홀이 포함된다. 따라서, 상기 회로 기판을 자유롭게 설계할 수 있다.
Description
본 발명은 반도체 칩 패키지용 회로 기판에 관한 것으로서, 보다 상세하게는 페이스 다운(face down) 타입의 에프비지에이(FBGA : fine-pitch ball grid array) 패키지용 회로 기판에 관한 것이다.
일반적으로, 반도체 장치와 그에 대한 패키지 기술은 상호 부합되어 고밀도화, 고속도화, 소형화 및 박형화를 목표로 계속적인 발전을 거듭하고 있다. 특히, 반도체 패키지의 구조에 있어서 핀 삽입형에서 표면 실장형으로 급격히 진행되어 회로기판에 대한 실장 밀도를 높여오고 있다.
이와 같이, 실장 밀도를 높이기 위한 형태로서 최근에 개발된 반도체 패키지로서 에프비지에이 패키지가 있고, 더욱이 이를 적층형으로 활용하고 있다. 이때, 상기 에프비지에 패키지에 사용되는 회로 기판의 경우에도 미세 패턴을 갖도록 형성한다.
도 1을 참조하면, 회로 기판(10)에 패터닝하는 구리 배선(14)의 길이가 길어지거나, 상기 구리 배선(14)과 연결되는 본더 핑거(12)가 인접하는 본더 핑거(12)와 간섭이 있을 경우 볼 핑거(ball finger) 또는 볼 랜드(ball land)의 전기적 도통을 위하여 비아홀(via hole)을 형성한다. 그러나, 상기 회로 기판(10)의 경우에는 구리 배선(14)들이 밀집되는 구조를 갖기 때문에 상기 비아홀을 만들 수 있는 영역의 확보가 용이하지 않다.
이와 같이, 종래의 반도체 칩 패키지용 회로 기판은 비아홀과 같은 구성 요소를 만들 수 있는 영역이 한정되기 때문에 경박 단소한 반도체 칩 패키지의 제조에 적합하지 않은 문제점이 있다.
본 발명의 목적은 비아홀과 같은 구성 요소가 용이하게 만들어지는 반도체 칩 패키지용 회로 기판을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 칩 패키지용 회로 기판은,
반도체 칩과 회로 기판을 와이어를 사용하여 연결시킬 때 상기 와이어의 경로를 제공하는 윈도우로 형성하기 위한 윈도우 예정 영역;
상기 회로 기판의 윈도우 예정 영역을 제외한 영역에 형성되고, 전기적 도통을 위한 구리 배선;
상기 회로 기판의 윈도우 예정 영역의 근방에 위치하고, 상기 구리 배선들과 연결되는 본더 핑거가 형성된 본더 핑거 형성 영역; 및
상기 윈도우 예정 영역과 본더 핑거 형성 영역 사이에 위치하고, 상기 본더 핑거와 연결되고, 상기 윈도우의 형성에 의해 회로 기판 상에 일부만 남겨지게 형성되는 비아홀을 포함한다.
이때, 상기 본더 핑거은 인접하는 구리 배선 사이에 상기 비아홀을 형성하지 못하는 만큼으로 미세한 간격으로 형성되는 것이 바람직하다.
상기 비아홀은 상기 윈도우의 형성에 의해 회로 기판 상에 원래 크기의 1/3 내지 1/2만 남겨지도록 형성하여도 무방하다. 이때, 원래 크기의 1/3 내지 1/2만 남겨진 비아홀의 경우에도 홀 내측벽에 구리와 같은 도전성 물질이 플레이팅되어 있기 때문에 전기적인 흐름에는 전혀 지장을 주지 않는다.
이와 같이, 본 발명에 의하면 비아홀과 같은 구성 요소를 형성하기 위한 영역을 용이하게 확보할 수 있다. 때문에, 회로 기판의 설계에 따른 자유도를 향상시킨다. 아울러, 회로 기판의 설계를 보다 자유롭게 할 수 있기 때문에 경박 단소한 반도체 칩 패키지를 용이하게 제조할 수 있다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 칩 패키지용 회로 기판을 나타내는 개략적인 구성도이다.
도 2를 참조하면, 회로 기판(20)이 마련된다. 상기 회로 기판(20)은 페이스 다운 타입의 에프비지에이 패키지용 회로 기판으로서, 상기 회로 기판(20)에 실장되는 반도체 칩과 회로 기판(20)을 와이어를 사용하여 연결시키기 위하여 상기 회로 기판(20)의 중심 부위에 윈도우가 필수적으로 형성된다. 따라서, 상기 회로 기판(20)의 중심 부위에는 상기 윈도우로 형성하기 위한 영역인 윈도우 예정 영역(28)이 확보된다.
그리고, 상기 회로 기판(20)의 전기적 도통을 위한 구리 배선(24)과 상기 구리 배선(24)과 연결되는 본더 핑거(22)을 갖는다. 이때, 상기 구리 배선(24)은 상기 회로 기판(20)의 윈도우 예정 영역(28)을 제외한 영역에 형성된다. 아울러, 상기 본더 핑거(22)는 상기 회로 기판(20)의 윈도우 예정 영역(28)의 근방에 위치하도록 형성한다. 때문에, 상기 회로 기판(20)의 설계에서는 상기 본더 핑거(22)가 형성되는 영역을 확보해야 한다. 또한, 상기 본더 핑거(22)은 인접하는 구리 배선(24)과의 사이에 비아홀을 형성하지 못하는 만큼으로 미세한 간격을 갖는다. 이는, 상기 회로 기판(20)이 페이스 다운 타입의 에프비지에이 패키지용 회로 기판이기 때문이다.
또한, 상기 회로 기판(20)에는 비아홀(26)도 형성된다. 이때, 상기 비아홀(26)은 상기 윈도우 예정 영역(28)과 본더 핑거(22)가 형성되는 영역 사이에 위치하도록 형성한다. 아울러, 상기 비아홀(26)은 본더 핑거(22)와 연결됨으로서 상기 회로 기판(20)의 전면과 뒷면의 전기적 신호를 전달한다. 그리고, 상기 비아홀(26)은, 도 3에 도시된 바와 같이, 상기 윈도우 예정 영역(28)을 루팅(routing) 또는 펀칭을 통하여 윈도우(30)로 형성할 경우 상기 회로 기판(20) 상에 일부만 남겨지는 비아홀 패턴(26a)으로 형성된다. 이와 같이, 상기 윈도우(30)에 의해 만들어지는 비아홀 패턴(26a)의 경우에는 상기 비아홀(26) 원래 크기의 1/3 내지 1/2만 남겨지도록 형성한다. 이는, 상기 회로 기판(20)의 설계시 비아홀(26)과 윈도우 예정 영역(28)의 관계를 고려함으로서 달성할 수 있다. 아울러, 상기 비아홀 패턴(26a)의 내측벽에 구리와 같은 도전성 물질이 형성되어 있기 때문에 전기적 흐름에는 전혀 지장을 주지 않는다.
본 발명에 의하면, 회로 기판에 형성되는 윈도우를 적절하게 이용함으로서 용이하게 비아홀을 얻을 수 있다. 따라서, 회로 기판의 설계시 자유도를 충분하게 확보할 수 있다. 때문에, 경박 단소화를 요구하는 반도체 칩 패키지를 만드는데 적합한 회로 기판의 제공이 가능하다. 아울러, 비아홀에 의해 본더 핑거과 구리 배선의 길이를 충분하게 줄일 수 있기 때문에 전기적인 신뢰도의 확보도 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 반도체 칩 패키지용 회로 기판을 나타내는 개략적인 구성도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 칩 패키지용 회로 기판을 나타내는 개략적인 구성도이다.
도 3은 도 2의 회로 기판에서 윈도우를 형성한 상태를 나타내는 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
20 : 회로 기판 22 : 본더 핑거
24 : 구리 배선 26 : 비아홀
28 : 윈도우 예정 영역 30 : 윈도우
Claims (3)
- 반도체 칩과 회로 기판을 와이어를 사용하여 연결시킬 때 상기 와이어의 경로를 제공하는 윈도우로 형성하기 위한 윈도우 예정 영역;상기 회로 기판의 윈도우 예정 영역을 제외한 영역에 형성되고, 전기적 도통을 위한 구리 배선;상기 회로 기판의 윈도우 예정 영역의 근방에 위치하고, 상기 구리 배선들과 연결되는 본더 핑거가 형성된 본더 핑거 형성 영역; 및상기 윈도우 예정 영역과 본더 핑거 형성 영역 사이에 위치하고, 상기 본더 핑거와 연결되고, 상기 윈도우의 형성에 의해 회로 기판 상에 일부만 남겨지게 형성되는 비아홀을 포함하는 반도체 칩 패지키용 회로 기판.
- 제1항에 있어서, 상기 본더 핑거는 인접하는 구리 배선과의 사이에 상기 비아홀을 형성하지 못하는 만큼으로 미세한 간격으로 형성되는 것을 특징으로 하는 반도체 칩 패키지용 회로 기판.
- 제1항에 있어서, 상기 비아홀은 상기 윈도우의 형성에 의해 회로 기판 상에 원래 크기의 1/3 내지 1/2만 남겨지도록 형성하는 것을 특징으로 하는 반도체 칩 패키지용 회로 기판.
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| KR (1) | KR20050102497A (ko) |
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2004
- 2004-04-22 KR KR1020040027902A patent/KR20050102497A/ko not_active Application Discontinuation
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