KR20050102009A - Mtehod for fabricating semiconductor memory device - Google Patents
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Abstract
본 발명은 다수의 퓨즈를 구비하는 반도체 메모리 장치에 있어서, 퓨즈의 상단에 일정한 두께의 절연막을 남겨, 신뢰성있는 리페어공정을 진행할 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 소정공정이 진행된 기판상에 퓨즈를 형성하는 단계; 상기 퓨즈의 상부에 제1 절연막을 형성하는 단계; 상기 제1 절연막상에 퓨즈박스용 질화막을 형성하는 단계; 상기 질화막 상에 제2 절연막을 형성하는 단계; 상기 퓨즈가 형성된 영역의 제2 절연막을 선택적으로 제거하는 단계; 및 상기 퓨즈가 형성된 영역의 질화막을 선택적으로 제거하는 단계를 포함하는 반도체 메모리 장치의 제조방법를 제공한다.SUMMARY OF THE INVENTION The present invention provides a semiconductor memory device having a plurality of fuses, which provides a semiconductor memory device capable of performing a reliable repair process by leaving an insulating film having a predetermined thickness on an upper end of the fuse. Forming a fuse on the substrate; Forming a first insulating film on the fuse; Forming a nitride film for a fuse box on the first insulating film; Forming a second insulating film on the nitride film; Selectively removing the second insulating layer in the region where the fuse is formed; And selectively removing the nitride film in the region where the fuse is formed.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리페어 공정시 사용되는 퓨즈가 형성된 영역의 상단에 일정한 두께의 절연막을 남길 수 있는 반도체 메모리 장치의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a method of manufacturing a semiconductor memory device capable of leaving an insulating film having a predetermined thickness on an upper end of a region in which a fuse is used in a repair process.
반도체 메모리 장치, 특히 메모리장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다. In the manufacture of a semiconductor memory device, in particular, a memory device, if any one of the many fine cells is defective, the memory device may not function as a memory and thus may be treated as a defective product. However, despite the fact that only a few cells in the memory have failed, discarding the entire device as defective is an inefficient process in terms of yield.
따라서, 현재는 메모리장치 내에 미리 설치해둔 예비셀( 리던던시(redundancy) 셀이라고도 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다. Therefore, the yield improvement is achieved by replacing the defective cell by using a spare cell (also referred to as a redundancy cell) previously installed in the memory device.
리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low) 어레이와 스페어 칼럼(sparecolumn) 어레이를 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행된다.In the repair operation using redundancy cells, spare memory arrays and spare column arrays are pre-installed for each cell array so that defective memory cells having defects are stored in row / column units. It proceeds in a cell-like manner.
이를 자세히 살펴보면, 웨이퍼 상태로 완료된 후에 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 예비셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 라인에 해당하는 어드레스 신호가 입력되면 불량셀 대신에 예비셀로 선택이 바뀌게 되는 것이다. In detail, when a defective memory cell is selected through a test after completion in a wafer state, a program is performed in an internal circuit to change an address corresponding to the address signal of a spare cell. Therefore, in actual use, when an address signal corresponding to a defective line is input, the selection is changed to a spare cell instead of the defective cell.
전술한 프로그램 방식 중에서, 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다. Among the above-described program methods, the most widely used method is to burn a fuse with a laser beam and blow it. The wiring broken by the laser irradiation is called a fuse, and the broken portion and the area surrounding the fuse box are called fuse boxes. .
도1은 통상적인 반도체 메모리 장치를 나타내는 단면도로서, 좌측은 셀영역의 단면을 나타내고 우측은 퓨즈영역을 나타낸다.1 is a cross-sectional view showing a conventional semiconductor memory device, with a left side showing a cross section of a cell region and a right side showing a fuse region.
도1의 도시된 바와 같이, 반도체 메모리 장치의 셀영역은 기판(10) 상부에 소자분리막(11), 활성영역(13), 게이트 패턴(14), 제1 및 제2 스토리지 노드 콘택플러그(15a,17), 비트라인 콘택플러그(15b), 비트라인(16), 층간절연막(12,17,22)과 캐패시터를 형성하는 스토리지 노드 콘택플러그(19), 유전체박막(20), 플레이트전극(23,24)을 구비한다. 플레이트 전극(23,24)는 폴리실리콘막(23)과, TiN막(24)으로 구성된다.As shown in FIG. 1, a cell region of a semiconductor memory device may include a device isolation layer 11, an active region 13, a gate pattern 14, and first and second storage node contact plugs 15a on a substrate 10. 17, the bit line contact plug 15b, the bit line 16, the storage node contact plug 19 forming the capacitor and the interlayer insulating films 12, 17, and 22, the dielectric thin film 20, and the plate electrode 23 24). The plate electrodes 23 and 24 are composed of a polysilicon film 23 and a TiN film 24.
한편 반도체 메모리 장치의 퓨즈영역은 기판상에 층간절연막(11',17',22')과, 폴리실리콘막(23')과 TiN막(24')으로 구성된 퓨즈와, 퓨즈상부에 형성된 층간절연막(26)을 구비한다. 또한, 도면부호 26은 리페어 공정시 레이저 조사에 의한 퓨즈절단을 위해 퓨즈상부의 층간절연막(21)을 일정두께만큼 제거하여 형성하는 퓨즈박스를 나타낸다. 여기서 층간절연막(11',17',22')은 따로 형성되는 것이 아니고, 셀영역에서의 층간절연막(11,17,22)이 형성될 때 각각 같이 형성되는 막이다.The fuse region of the semiconductor memory device is a fuse composed of interlayer insulating films 11 ', 17' and 22 ', a polysilicon film 23' and a TiN film 24 'on a substrate, and an interlayer insulating film formed on the fuse. (26) is provided. In addition, reference numeral 26 denotes a fuse box formed by removing the interlayer insulating film 21 on the upper portion of the fuse by a predetermined thickness for cutting the fuse by laser irradiation during the repair process. The interlayer insulating films 11 ', 17', and 22 'are not formed separately, but are formed together when the interlayer insulating films 11, 17, and 22 are formed in the cell region.
퓨즈는 전술한 바와 같이 반도체 소자의 결함(Fail)이 발생한 경우에 결함이 발생한 부분을 리페어하기 위한 것으로, 통상 퓨즈는 추가적인 공정으로 따로 형성하는 것은 아니고 셀영역의 비트 라인(Bit Line) 또는 워드 라인(Word line)등의 도전층을 이용하여 형성한다. As described above, the fuse is used to repair a defective portion in the case of a failure of the semiconductor device. In general, the fuse is not formed separately by an additional process. It is formed using a conductive layer such as (Word line).
특히 최근에 반도체 메모리 장치의 집적도가 높아지면서 반도체 메모리 장치의 구조물의 높이도 높아지게 되었다, 이로 인하여 비교적 하부구조인 워드라인이나 비트라인을 이용해서 퓨즈를 형성하게 되면 이후 퓨즈박스를 형성하기 위해서 많은 층간절연막을 제거해야하는 어려움이 생기게 되었다. 따라서 최근에는 반도체 메모리 장치의 높은 위치에서 형성되는 도전층을 퓨즈라인으로 이용하고 있는데, 금속배선이나 캐패시터의 전극용 도전막을 퓨즈라인으로 이용하고 있다.In particular, in recent years, as the degree of integration of semiconductor memory devices increases, the height of structures of semiconductor memory devices also increases. As a result, when fuses are formed by using word lines or bit lines, which are relatively substructures, interlayers are formed to form fuse boxes. The difficulty of removing the insulating film has arisen. Therefore, in recent years, a conductive layer formed at a high position of a semiconductor memory device is used as a fuse line, and a conductive film for electrodes of metal wiring or capacitor is used as a fuse line.
도1에 도시된 퓨즈(23',24')는 셀영역에 형성된 캐패시터의 플레이트 전극(23,24)을 형성하는 도전막을 이용하여 형성한 것이다.The fuses 23 'and 24' shown in Fig. 1 are formed using a conductive film forming the plate electrodes 23 and 24 of the capacitor formed in the cell region.
도2는 도1의 메모리 장치에서 퓨즈부를 나타내는 평면도이다.FIG. 2 is a plan view illustrating a fuse unit in the memory device of FIG. 1. FIG.
도2를 참조하여 살펴보면, 퓨즈부는 가드링에이어를 가로지르는 다수의 퓨즈가 구비되어 있으며, 이 때 퓨즈는 셀영역의 캐패시터 플레이트 전극막을 이용하여 형성한다.Referring to FIG. 2, the fuse part includes a plurality of fuses that cross the guard ring air, and the fuse is formed using a capacitor plate electrode film in the cell region.
도3a 내지 도3c는 종래기술에 의한 반도체 메모리 장치의 제조방법을 나타내는 공정단면도이다.3A to 3C are cross-sectional views illustrating a method of manufacturing a semiconductor memory device according to the prior art.
도3a에 도시된 바와 같이, 먼저 종래기술에 의한 메모리 장치의 제조방법은 기판(30)상에 플레이트폴리실리콘막을 이용하여 퓨즈(32)를 형성한다. 이어서 층간절연막(31)을 형성하고, 가드링 영역에 제1 메탈패턴(33)을 형성하고 그상부에 층간절연막(33,34)를 형성한다.As shown in FIG. 3A, first, a method of manufacturing a memory device according to the related art first forms a fuse 32 on a substrate 30 using a plate polysilicon film. Subsequently, the interlayer insulating layer 31 is formed, the first metal pattern 33 is formed in the guard ring region, and the interlayer insulating layers 33 and 34 are formed thereon.
이어서 도3b에 도시된 바와 같이, 층간절연막(35)을 형성하고 제1 메탈패턴(33)의 상부에 제2 및 제3 메탈패턴(36,38)을 형성한다. 이어서 층간절연막(37)을 형성하고, 그 상부에 층간절연막(39)을 형성한다.Subsequently, as shown in FIG. 3B, an interlayer insulating film 35 is formed and second and third metal patterns 36 and 38 are formed on the first metal pattern 33. Subsequently, an interlayer insulating film 37 is formed, and an interlayer insulating film 39 is formed thereon.
이어서 패시베이션보호막(40)을 형성하고, 감광막패턴(41)을 형성한다.Subsequently, the passivation protective film 40 is formed, and the photosensitive film pattern 41 is formed.
이어서 도3c에 도시된 바와 같이 감광막패턴(41)을 식각정지막으로 하여 층간절연막(39,37,35,34,33)을 패터닝한다.Next, as shown in FIG. 3C, the interlayer insulating films 39, 37, 35, 34, and 33 are patterned using the photoresist pattern 41 as an etch stop film.
이 때 실시하는 패터닝은 리페어 공정에서 선택된 퓨즈에 레이저를 조사하여 블로잉시키기 위해, 퓨즈(32) 상부에 일정두께의 절연막을 남기기 위해 하는 공정이다. (A 참조)Patterning performed at this time is a process for leaving an insulating film having a predetermined thickness on the fuse 32 in order to blow and blow a laser to the fuse selected in the repair process. (See A)
이상에서 살펴본 바와 같이, 종래기술에 의한 퓨즈부 제조공정은 퓨즈의 상부에 일정한 두께의 절연막을 남기기가 매우 어려운 문제점을 가지고 있다.As described above, the fuse part manufacturing process according to the prior art has a problem that it is very difficult to leave an insulating film of a certain thickness on the upper portion of the fuse.
절연막을 패터닝하는 식각공정특성상 퓨즈부의 가장자리는 상대적으로 두꺼운 절연막이 남고, 퓨즈부의 가운데 부분은 상대적으로 얇은 절연막이 남게되는 것이다.Due to the etching process of patterning the insulating film, a relatively thick insulating film is left at the edge of the fuse part, and a relatively thin insulating film is left at the center of the fuse part.
모든 퓨즈의 상부에 일정한 두께의 절연막이 남지 않게 되면, 일정한 에너지로 퓨즈로 조사하는 레이저에 의해 블로잉되는 퓨즈가 받는 데미지가 각각 다르게 되어 이웃한 퓨즈도 데미지를 입게되는 문제점이 발생하게 되는 것이다.If the insulating film of a certain thickness does not remain on the upper portion of all the fuses, damage caused by the fuse blown by the laser irradiated with the fuse with a constant energy is different, so that the neighboring fuse is also damaged.
또한 한 웨이퍼내에서도 그 위치에 따라서 퓨즈의 상단에 남게되는 절연막의 두께가 서로 다르게 되는 문제점이 발생한다. 이는 제조공정상 웨이퍼가 회전하면서 생기는 문제인데, 센터로 갈수로 퓨즈상단에 얇게 절연막이 남게되고, 가장자리로 갈수록 퓨즈상단에 두껍게 절연막이 남게 된다.In addition, even in one wafer, a problem arises in that the thickness of the insulating film remaining at the top of the fuse is different depending on the position thereof. This is a problem caused by the rotation of the wafer in the manufacturing process, the thinner the insulating film is left on top of the fuse to go to the center, the thicker the insulating film is left on the top of the fuse toward the edge.
도4 내지 도6은 종래기술에 의한 반도체 메모리 장치의 제조방법의 문제점을 나타내는 전자현미경사진이다.4 to 6 are electron micrographs showing problems of the conventional method for manufacturing a semiconductor memory device.
도4를 참조하여 살펴보면, 퓨즈의 센터부분과 오른쪽 부분에 위치한 메모리 장치를 비교하고 있는데, 각각 퓨즈박스의 위치에 따라 서로 퓨즈상단에 남는 절연막의 두께가 다른 것을 알 수 있다.Referring to FIG. 4, the memory devices located at the center portion and the right portion of the fuse are compared, and it can be seen that the thicknesses of the insulating layers remaining on the upper sides of the fuses differ according to the positions of the fuse boxes.
도5는 리페어 공정에서 레이저르 조사하였을 때 상대적으로 얇은 절연막만이 남게되어 오버블로잉에 의해 퓨즈 주변에 데미가 가해진 것을 나타내는 전자현미경사진이다.FIG. 5 is an electron micrograph showing that only a relatively thin insulating film remains when laser irradiation is performed in a repair process, so that damage is applied to a fuse around the fuse by overblowing.
도6에 도시된 전자현미경사진은 퓨즈부에서 가장자리에 구비된 퓨즈의 상단에는 상대적으로 두꺼운 절연막이 남게되어 레이저조사로 퓨즈가 블로잉되지 않아 불량이 된 것을 나타낸 것이다.The electron micrograph shown in FIG. 6 shows that a relatively thick insulating film is left at the upper end of the fuse provided at the edge of the fuse part, so that the fuse is not blown due to laser irradiation, thereby failing.
이상에서 살펴본 바와 같이, 모든 퓨즈 상단부분을 모두 일정한 두께의 절연막을 남기기가 무척 어려우며, 이로 인해 수율저하가 매우 심각한 상태이다As described above, it is very difficult to leave an insulating film of a certain thickness on all the upper ends of the fuses, and thus the yield decrease is very serious.
본 발명은 다수의 퓨즈를 구비하는 반도체 메모리 장치에 있어서, 퓨즈의 상단에 일정한 두께의 절연막을 남겨, 신뢰성있는 리페어공정을 진행할 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.Disclosure of Invention An object of the present invention is to provide a semiconductor memory device having a plurality of fuses, wherein an insulating film having a predetermined thickness is left on an upper end of the fuse, and the semiconductor memory device can perform a reliable repair process.
본 발명은 상기의 목적을 달성하기 위하여, 소정공정이 진행된 기판상에 퓨즈를 형성하는 단계; 상기 퓨즈의 상부에 제1 절연막을 형성하는 단계; 상기 제1 절연막상에 퓨즈박스용 질화막을 형성하는 단계; 상기 질화막 상에 제2 절연막을 형성하는 단계; 상기 퓨즈가 형성된 영역의 제2 절연막을 선택적으로 제거하는 단계; 및 상기 퓨즈가 형성된 영역의 질화막을 선택적으로 제거하는 단계를 포함하는 반도체 메모리 장치의 제조방법를 제공한다.In order to achieve the above object, the present invention comprises the steps of forming a fuse on a substrate having a predetermined process; Forming a first insulating film on the fuse; Forming a nitride film for a fuse box on the first insulating film; Forming a second insulating film on the nitride film; Selectively removing the second insulating layer in the region where the fuse is formed; And selectively removing the nitride film in the region where the fuse is formed.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. do.
도7a 내지 도7e는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 제조방법을 나타내는 공정단면도이다.7A to 7E are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with a preferred embodiment of the present invention.
도7a를 참조하여 살펴보면, 먼저 본 실시예에 의한 반도체 메모리 장치의 제조방법은 기판(50)상에 플레이트용 폴리실리콘막을 이용하여 퓨즈(52)를 형성한다. 이어서 층간절연막(51)을 형성하고, 화학적기계적연마 공정을 이용하여 층간절연막(51)을 평탄화시킨다. 이어서 퓨즈박스용 질화막(53)을 형성한다.Referring to FIG. 7A, first, in the method of manufacturing a semiconductor memory device according to the present embodiment, a fuse 52 is formed on a substrate 50 using a polysilicon film for a plate. Subsequently, an interlayer insulating film 51 is formed, and the interlayer insulating film 51 is planarized using a chemical mechanical polishing process. Subsequently, a nitride film 53 for a fuse box is formed.
이어서 그 상부에 층간절연막(54)를 형성하고, 퓨즈의 가드링이 형성될 영역에 제1 메탈패턴(55)을 형성하고 그 상부에 층간절연막(56,57)을 형성한다.Subsequently, an interlayer insulating film 54 is formed on the upper portion, the first metal pattern 55 is formed on the region where the guard ring of the fuse is to be formed, and the interlayer insulating films 56 and 57 are formed on the upper portion of the interlayer insulating film 54.
이어서 도7b에 도시된 바와 같이, 층간절연막(58)을 형성하고 제1 메탈패턴(55)의 상부에 제2 및 제3 메탈패턴(59,61)을 형성한다. 이어서 층간절연막(60)을 형성하고, 그 상부에 층간절연막(62)을 형성한다.Subsequently, as shown in FIG. 7B, an interlayer insulating layer 58 is formed and second and third metal patterns 59 and 61 are formed on the first metal pattern 55. Subsequently, an interlayer insulating film 60 is formed, and an interlayer insulating film 62 is formed thereon.
이어서 패시베이션보호막(43)을 형성하고, 감광막패턴(64)을 형성한다. 이 때 다른 층간절연막(62,60,58,57,56)은 질화막(53)과 서로 식각선택비가 큰 물질로 형성하게 된다.Next, the passivation protective film 43 is formed, and the photoresist film pattern 64 is formed. In this case, the other interlayer insulating layers 62, 60, 58, 57, and 56 are formed of a material having a large etching selectivity with the nitride film 53.
이어서 도7c에 도시된 바와 같이 감광막패턴(41)을 식각정지막으로 하여 페시베이션막(63)과 층간절연막(62,60,58,57,56)을 패터닝한다. Next, as shown in FIG. 7C, the passivation film 63 and the interlayer insulating films 62, 60, 58, 57, and 56 are patterned using the photoresist pattern 41 as an etch stop film.
이어서 도7d에 도시된 바와 같이, 습식식각공정을 이용하여 질화막(53)의 상부에 남은 층간절연막을 모두 제거한다. 이 대 질화막(53)상에 층간절연막이 질화막과 식각선택비가 크다면, 건식식각 공정을 이용하여 제거할 수도 있다.Subsequently, as shown in FIG. 7D, all of the interlayer insulating film remaining on the nitride film 53 is removed using a wet etching process. If the interlayer insulating film on the large nitride film 53 has a large etching selectivity with respect to the nitride film, it may be removed using a dry etching process.
이 때 다른 층간절연막(63,62,60,58,57,56)은 질화막(53)과 서로 식각선택비가 큰 물질로 형성되어 있기 때문에 질화막(53)상에 남은 층간절연막을 깨끗하게 제거할 수 있다.At this time, the other interlayer insulating films 63, 62, 60, 58, 57 and 56 are formed of a material having a large etching selectivity with the nitride film 53, so that the interlayer insulating film remaining on the nitride film 53 can be removed. .
이어서 도7e에 도시된 바와 같이, 퓨즈상부의 질화막(53)을 제거한다. 이 때 실시하게 되는 층간절연막(62,60,58,57,56)을 패터닝하는 공정과 질화막(53)의 제거공정은 리페어 공정에서 선택된 퓨즈에 레이저를 조사하여 블로잉시키기 위해, 퓨즈(52) 상부에 일정두께의 절연막을 남기기 위해 하는 공정이다. (A 참조)Subsequently, as shown in Fig. 7E, the nitride film 53 over the fuse is removed. The process of patterning the interlayer insulating films 62, 60, 58, 57 and 56 and the removal process of the nitride film 53 are performed on the fuse 52 in order to blow and blow a laser beam selected in the repair process. It is a process to leave an insulating film of a predetermined thickness in the. (See A)
이상에서 살펴본 바와 같이, 본 실시예에 따른 메모리 장치의 제조방법은 퓨즈상단에 질화막을 형성시켜 퓨즈상단에 일정한 두께의 층간절연막을 형성시킬 수 있다.As described above, in the method of manufacturing the memory device according to the present exemplary embodiment, a nitride film may be formed on the upper portion of the fuse to form an interlayer insulating layer having a predetermined thickness on the upper portion of the fuse.
이로 인하여, 리페어 공정시에 일정한 에너지를 가지는 레이저를 퓨즈에 조사하여 블로잉시킬 때에 신뢰성있게 퓨즈가 블로잉될 수 있다. 퓨즈가 신뢰성있게 블로잉됨으로서, 리페어공정을 안정적으로 진행할 수 있어 메모리 장치의 수율이 크게 향상될 수 있다.Thus, the fuse can be reliably blown when the fuse is blown by irradiating a laser having a constant energy in the repair process. Since the fuse is blown reliably, the repair process can be stably performed, and the yield of the memory device can be greatly improved.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
본 발명에 의해서 반도체 메모리 장치는 퓨즈상단의 절연막이 일정한 두께로 형성되어 리페어 공정시 레이저가 퓨즈에 조사되어 블로잉될 때에 주변의 퓨즈가 데미지를 입지 않게 된다. 따라서 신뢰성있는 리페어 공정을 진행 할 수 있고, 이로 인해 반도체 메모리 장치의 제조공정 수율이 향상된다. According to the present invention, in the semiconductor memory device, the insulating film on the top of the fuse is formed to have a predetermined thickness so that the surrounding fuse is not damaged when the laser is irradiated and blown by the fuse during the repair process. Therefore, a reliable repair process can be performed, thereby improving the manufacturing process yield of the semiconductor memory device.
도1은 통상적인 반도체 메모리 장치의 단면도.1 is a cross-sectional view of a conventional semiconductor memory device.
도2는 도1의 메모리 장치에서 퓨즈부를 나타내는 평면도.FIG. 2 is a plan view illustrating a fuse unit in the memory device of FIG. 1; FIG.
도3a 내지 도3c는 종래기술에 의한 반도체 메모리 장치의 제조방법을 나타내는 공정단면도.3A to 3C are cross-sectional views illustrating a method of manufacturing a semiconductor memory device according to the prior art.
도4 내지 도6은 종래기술에 의한 반도체 메모리 장치의 제조방법의 문제점을 나타내는 전자현미경사진.4 to 6 are electron micrographs showing problems of the conventional method of manufacturing a semiconductor memory device.
도7a 내지 도7e는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 제조방법을 나타내는 공정단면도.7A to 7E are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with a preferred embodiment of the present invention.
* 도면의 주요 부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawing
52 : 퓨즈52: fuse
53 : 질화막53: nitride film
A : 퓨즈박스A: Fuse Box
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040027271A KR20050102009A (en) | 2004-04-20 | 2004-04-20 | Mtehod for fabricating semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040027271A KR20050102009A (en) | 2004-04-20 | 2004-04-20 | Mtehod for fabricating semiconductor memory device |
Publications (1)
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|---|---|
| KR20050102009A true KR20050102009A (en) | 2005-10-25 |
Family
ID=37280333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020040027271A KR20050102009A (en) | 2004-04-20 | 2004-04-20 | Mtehod for fabricating semiconductor memory device |
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| KR (1) | KR20050102009A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100772552B1 (en) * | 2005-11-24 | 2007-11-02 | 주식회사 하이닉스반도체 | Method for fabricating the same of semiconductor device of metal layer |
-
2004
- 2004-04-20 KR KR1020040027271A patent/KR20050102009A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100772552B1 (en) * | 2005-11-24 | 2007-11-02 | 주식회사 하이닉스반도체 | Method for fabricating the same of semiconductor device of metal layer |
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