KR20030035632A - Method of fabricating semiconductor device having fuse regions - Google Patents

Method of fabricating semiconductor device having fuse regions Download PDF

Info

Publication number
KR20030035632A
KR20030035632A KR1020010067884A KR20010067884A KR20030035632A KR 20030035632 A KR20030035632 A KR 20030035632A KR 1020010067884 A KR1020010067884 A KR 1020010067884A KR 20010067884 A KR20010067884 A KR 20010067884A KR 20030035632 A KR20030035632 A KR 20030035632A
Authority
KR
South Korea
Prior art keywords
layer
forming
fuse
etch stop
insulating
Prior art date
Application number
KR1020010067884A
Other languages
Korean (ko)
Inventor
김은형
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020010067884A priority Critical patent/KR20030035632A/en
Publication of KR20030035632A publication Critical patent/KR20030035632A/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Abstract

PURPOSE: A method for fabricating a semiconductor device with a fuse region is provided to perform a stable repair process and effectively replace a defect of a semiconductor circuit by making a uniform thickness of an insulation layer on a fuse. CONSTITUTION: A semiconductor substrate includes a passive device area having a plurality of fuses(212) and an active device area having a plurality of transistors. The first insulation layer(208) is formed on the semiconductor substrate. Bit lines and fuses connected to a predetermined region of the semiconductor substrate are formed in a predetermined area of the first insulation layer. The second insulation layer(214) covering the entire front surface of the resultant structure having the bit lines and fuses is formed. A capacitor lower electrode(218) penetrates the second and first insulation layers to be connected to the transistor. A capacitor dielectric layer(220) and an upper conductive layer are formed on the resultant structure having the capacitor lower electrode. The upper conductive layer is eliminated from the passive device area. An etch stop layer pattern(226a) is formed to cover the fuse region(b). The third insulation layer(228) is formed on the resultant structure having the etch stop layer pattern. The third insulation, the etch stop layer and the second insulation layer are sequentially patterned to form an opening(230) over each fuse, wherein a part of the second insulation layer is left in the opening.

Description

퓨즈 영역을 갖는 반도체 소자의 제조방법{Method of fabricating semiconductor device having fuse regions}Method of fabricating semiconductor device having fuse regions

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 더 구체적으로 선택적으로 회로를 연결 또는 분리시키기 위한 퓨즈영역을 갖는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device having a fuse region for selectively connecting or disconnecting a circuit.

반도체 소자는 데이타를 저장하는 셀 어레이 영역 및 반도체 소자의 동작을 제어하기 위한 주변회로 영역을 갖는다. 반도체 소자를 제조함에 있어서, 상기 셀어레이 영역에 구비된 각각의 기억 셀들이 정상적으로 동작되어지는 것이 요구된다. 그러나, 제조공정에서 발생할 수 있는 불량으로 인하여 정상적으로 작동하지 않는 회로 영역, 예컨대 불량 셀들이 존재한다. 상술한 것과 같이 불량 셀들이 발생할 것을 대비해서 상기 주변회로 영역에 예비 회로(redundancy circuit)를 형성한다. 상기 예비 회로는 불량이 발생한 기억 셀들을 대신하여 데이타를 저장한다. 상기 예비 회로를 선택적으로 사용가능(enable) 혹은 사용불능(disable)시키는 수단으로 반도체 소자는 퓨즈(fuse)들을 갖는다. 상기 퓨즈들은 일반적으로 레이저를 사용하여 절단하거나 연결하여 특정 회로가 선택되게 한다.The semiconductor device has a cell array area for storing data and a peripheral circuit area for controlling the operation of the semiconductor device. In manufacturing a semiconductor device, it is required that each memory cell provided in the cell array region be operated normally. However, there are circuit areas, such as defective cells, that do not operate normally due to defects that may occur in the manufacturing process. As described above, a redundancy circuit is formed in the peripheral circuit area in preparation for occurrence of defective cells. The preliminary circuit stores data on behalf of defective memory cells. The semiconductor device has fuses as a means of selectively enabling or disabling the preliminary circuit. The fuses are typically cut or connected using a laser so that a particular circuit is selected.

퓨즈는 주로 금속을 사용하여 형성하는데 레이저를 사용하여 퓨즈에 에너지를 가하면 퓨즈는 높은 에너지에 의하여 파괴되어 금속이 주변으로 튈 수 있다. 이를 방지하기 위하여 레이저가 입사되는 퓨즈의 상부에 적절한 두께를 덮는다.The fuse is mainly formed using metal. When the laser is used to apply energy to the fuse, the fuse may be destroyed by high energy, which may cause the metal to blow around. To prevent this, an appropriate thickness is covered on top of the fuse into which the laser is incident.

도 1 내지 도 4는 종래의 퓨즈영역을 갖는 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다. 도면에서 참조부호 a로 표시된 부분은 셀 영역을 나타내고, 참조부호 b로 표시된 부분은 퓨즈 영역을 나타낸다.1 through 4 are cross-sectional views illustrating a method of manufacturing a semiconductor device having a conventional fuse region. In the drawing, the portion indicated by reference numeral a denotes the cell region, and the portion indicated by reference numeral b denotes the fuse region.

도 1을 참조하면, 셀 영역(a)에 복수개의 트랜지스터들이 형성되고, 상기 트랜지스터들이 형성된 셀 영역(a) 및 상기 퓨즈 영역(b)의 전면을 덮는 제1 절연막(108)을 형성한다. 상기 트랜지스터들의 각각은 게이트 전극(104), 소오스/드레인 영역(102)을 포함한다. 상기 게이트 전극들(104) 사이에 상기 소오스/드레인(102) 영역과 접속된 비트라인 콘택패드(107) 및 스토리지 콘택패드(106)가 존재한다. 상기 제1 절연막(108)을 형성한 후, 상기 제1 절연막(108)을 관통하여 상기 스토리지 콘택패드(106)에 접속되고, 상기 제1 절연막(108) 상부의 소정영역에 배치된 비트라인(110)을 형성함과 동시에 상기 퓨즈 영역(b)에 퓨즈(112)를 형성한다.Referring to FIG. 1, a plurality of transistors are formed in a cell region a, and a first insulating layer 108 covering the entire surface of the cell region a in which the transistors are formed and the fuse region b is formed. Each of the transistors includes a gate electrode 104 and a source / drain region 102. There is a bit line contact pad 107 and a storage contact pad 106 connected to the source / drain 102 region between the gate electrodes 104. After forming the first insulating layer 108, a bit line penetrating through the first insulating layer 108 and connected to the storage contact pad 106, and disposed in a predetermined region on the first insulating layer 108. The fuse 112 is formed in the fuse region b at the same time as forming the 110.

도 2를 참조하면, 상기 퓨즈(212) 및 상기 비트라인(210)이 형성된 결과물 전면을 덮는 제2 절연막(214)을 형성하고, 상기 제2 절연막(214) 및 상기 제1 절연막(208)을 차례로 관통하여 상기 스토리지 콘택 패드들(206)에 각각 접속된 스토리지노드 콘택플러그(116)를 형성한다. 이어서, 상기 스토리지노드 콘택 플러그(116)와 접속된 커패시터 하부전극(118)을 형성하고, 상기 커패시터 하부전극(118) 및 상기 제2 절연막(114)을 덮는 커패시터 유전막(120) 및 상부 도전막(122)을 형성한다. 상기 커패시터 하부전극(118) 및 상기 상부 도전막(122)은 통상적으로 폴리실리콘막으로 형성한다. 이어서, 도면에 나타나지는 않지만 상기 셀 여역(a)에서 상기 상부도전막(122)을 패터닝한다. 상기 패터닝된 상부도전막(122)은 상기 셀 영역(a) 내에서 복수개의 플레이트 전극에 해당한다. 상기 퓨즈 영역(b) 이외의 주변회로에는 상기 상부 도전막(122) 및 상기 커패시터 유전막(120)이 제거되어 상기 제2 절연막(214)이 노출된다.Referring to FIG. 2, a second insulating film 214 is formed to cover the entire surface of the resultant product in which the fuse 212 and the bit line 210 are formed, and the second insulating film 214 and the first insulating film 208 are formed. It sequentially penetrates to form storage node contact plugs 116 respectively connected to the storage contact pads 206. Subsequently, a capacitor lower electrode 118 connected to the storage node contact plug 116 is formed, and the capacitor dielectric layer 120 and the upper conductive layer covering the capacitor lower electrode 118 and the second insulating layer 114 are formed. 122). The capacitor lower electrode 118 and the upper conductive layer 122 are typically formed of a polysilicon layer. Subsequently, although not shown in the drawing, the upper conductive film 122 is patterned in the cell region a. The patterned upper conductive layer 122 corresponds to a plurality of plate electrodes in the cell region a. The upper conductive layer 122 and the capacitor dielectric layer 120 are removed from the peripheral circuits other than the fuse region b to expose the second insulating layer 214.

도 3을 참조하면, 상기 플레이트 전극(122)이 형성된 결과물 전면에 제3 절연막(128)을 형성한다. 상기 제3 절연막(128)은 복수개의 절연막으로 구성된다. 구체적으로, 상기 제3 절연막(128) 내에 상기 비트라인(110)과 접속되거나 상기 트랜지스터의 게이트 전극(104) 또는 주변회로의 소정영역과 접속된 금속배선이 형성될 수 있고, 상기 금속배선의 상, 하부에 상기 제3 절연막을 구성하는 절연막 들이 형성된다. 또한, 상기 제3 절연막(128)은 반도체 소자를 보호하기 위한 보호막(passivation layer)을 포함할 수 있다.Referring to FIG. 3, a third insulating layer 128 is formed on the entire surface of the resultant plate electrode 122. The third insulating film 128 is composed of a plurality of insulating films. Specifically, a metal wiring connected to the bit line 110 or to a gate electrode 104 of the transistor or to a predetermined region of a peripheral circuit may be formed in the third insulating layer 128, and the upper portion of the metal wiring may be formed. The insulating films constituting the third insulating film are formed below. In addition, the third insulating layer 128 may include a passivation layer for protecting the semiconductor device.

도 4를 참조하면, 상기 제3 보호막(128)을 패터닝하여 상기 퓨즈 영역(b)에서 상기 상부 도전막(122)을 노출시킨다. 통상적으로, 상기 제3 절연막(128)은 복수층의 절연막으로 구성되어 2㎛ 이상의 두께를 갖는다. 이 때문에, 두꺼운 상기 제3 절연막(128)을 식각하는 동안 상기 상부 도전막(122)의 일부가 함께 식각되어져 상기 상부 도전막(122)의 잔존두께(remain thickness)가 불균일해 질 수 있다.Referring to FIG. 4, the third passivation layer 128 is patterned to expose the upper conductive layer 122 in the fuse region b. Typically, the third insulating film 128 is composed of a plurality of insulating films having a thickness of 2㎛ or more. For this reason, a portion of the upper conductive layer 122 may be etched together while the thick third insulating layer 128 is etched, resulting in uneven residual thickness of the upper conductive layer 122.

수율향상을 위하여 CF4, O2, Ar, SF6등의 식각가스가 포함된 빠른 식각율을 갖는 레서피(recepe)를 사용하여 상기 제3 절연막(128)을 식각할 경우, 상기 제3 절연막(128)과 상기 상부 도전막(122)의 식각선택비가 낮기 때문에 상기 상부 도전막(122)의 잔존두께는 다욱 더 불균일해진다.When the third insulating film 128 is etched by using a recipe having a fast etching rate including an etching gas such as CF 4 , O 2 , Ar, SF 6, etc., to improve the yield, the third insulating film ( Since the etching selectivity between the upper conductive layer 122 and the upper conductive layer 122 is low, the remaining thickness of the upper conductive layer 122 becomes even more uneven.

도 5를 참조하면, 상기 상부 도전막(122)을 식각저지막으로 사용하여 상기 제3 절연막(128)을 패터닝한 후, 상기 상부 도전막(122), 상기 커패시터 유전막(120) 및 상기 제2 절연막(114)을 차례로 패터닝하여 상기 퓨즈 영역(b)에 개구부(130)를 형성한다. 이 때, 상기 개구부(130)내에 상기 제2 절연막(114)을 적당한 두께로 잔존시켜 상기 퓨즈(112)의 상부를 덮는다. 상술한 것과 같이 잔존한 상기 제2 절연막(114)은 예비 회로를 사용가능시키기 위한 레이저 리페어 공정에서 퓨즈(112)를 이루는 금속이 주변으로 튀는 것을 방지하는 기능을 한다. 그러나, 종래기술에 따르면 상기 제3 절연막(128)을 패터닝하는 동안 상기 상부 도전막(122)이 과식각되어 잔존한 상기 상부도전막(122)의 두께가 불균일해지는 문제점이 있었다. 이에 기인하여 상기 제2 절연막(114)의 잔존두께를 제어하기 어려워진다. 그 결과, 상기 퓨즈(112)에 전달되는 레이저 에너지가 약해지거나, 상기 절연막이 파열되어 금속이 주변으로 튀는 문제를 발생시킬 수 있다.Referring to FIG. 5, after the third insulating layer 128 is patterned using the upper conductive layer 122 as an etch stop layer, the upper conductive layer 122, the capacitor dielectric layer 120, and the second layer are patterned. The insulating layer 114 is sequentially patterned to form the opening 130 in the fuse region b. At this time, the second insulating film 114 remains in the opening 130 to a suitable thickness to cover the upper portion of the fuse 112. As described above, the remaining second insulating layer 114 serves to prevent the metal constituting the fuse 112 from splashing around in a laser repair process for enabling a preliminary circuit. However, according to the related art, the upper conductive layer 122 is overetched while the third insulating layer 128 is patterned, resulting in a non-uniform thickness of the remaining upper conductive layer 122. Due to this, it is difficult to control the remaining thickness of the second insulating film 114. As a result, the laser energy transmitted to the fuse 112 may be weakened, or the insulating film may be ruptured, causing the metal to bounce to the surroundings.

본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 해결하기 위하여 퓨즈 상부에 잔존하는 절연막의 두께를 균일하게 형성할 수 있는 반도체 소자의 제조방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing a semiconductor device capable of uniformly forming a thickness of an insulating film remaining on an upper portion of a fuse in order to solve the problems of the prior art.

도 1 내지 도 4는 종래의 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.1 to 4 are process cross-sectional views illustrating a conventional method for manufacturing a semiconductor device.

도 5 내지 도 9는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.5 to 9 are process cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.

상기 기술적 과제는 절연막에 대한 식각선택비가 우수한 식각저지막을 퓨즈 상부에 갖는 반도체 소자의 제조방법에 의해 달성될 수 있다. 이 방법은, 복수개의 퓨즈들이 형성된 퓨즈 영역 및 복수개의 트랜지스터들 및 커패시터들이 형성된 셀 영역을 포함하는 반도체 기판을 준비하는 단계을 포함한다. 상기 반도체 기판의 전면을 덮은 제1 절연막 상의 소정영역에 상기 반도체 기판의 소정영역에 접속된 비트라인 및 퓨즈를 형성한다. 이어서, 상기 비트라인 및 상기 퓨즈가 형성된 결과물 전면을 덮는 제2 절연막을 형성하고, 상기 제2 및 제1 절연막을 차례로 관통하여 상기 트랜지스터에 접속된 커패시터 하부전극을 형성한다. 상기 커패시터 하부전극이 형성된 결과물 전면에 커패시터 유전막 및 상부 도전막을 형성한다. 계속해서, 상기 퓨즈 영역에서 상기 상부 도전막을 제거하고, 상기 퓨즈 영역 및 상기 셀 영역의 전면에 식각저지막 및 제3 절연막을 형성한다. 마지막으로, 상기 제3 절연막, 상기 식각저지막 및 상기 제2 절연막을 차례로 패터닝하여 상기 퓨즈들 각각의 상부에 개구부를 형성한다. 이 때, 상기 개구부 내에 상기 제2 절연막의 일부를 잔존시킨다. 또한, 상기 식각저지막은 절연막에 대한 식각 선택비가 우수한 물질로써예컨대, 티타늄 및 티타늄질화막으로 구성된 그룹 중에서 선택된 적어도 하나의 막으로 형성하는 것이 바람직하다.The technical problem may be achieved by a method of manufacturing a semiconductor device having an etch stop layer having an excellent etch selectivity with respect to an insulating layer on the fuse. The method includes preparing a semiconductor substrate including a fuse region in which a plurality of fuses are formed and a cell region in which a plurality of transistors and capacitors are formed. Bit lines and fuses connected to predetermined regions of the semiconductor substrate are formed in predetermined regions on the first insulating film covering the entire surface of the semiconductor substrate. Subsequently, a second insulating film covering the entire surface of the bit line and the resultant product on which the fuse is formed is formed, and then the capacitor lower electrode connected to the transistor is formed by sequentially passing through the second and first insulating films. A capacitor dielectric layer and an upper conductive layer are formed on the entire surface of the resultant product in which the capacitor lower electrode is formed. Subsequently, the upper conductive layer is removed from the fuse region, and an etch stop layer and a third insulating layer are formed on the entire surface of the fuse region and the cell region. Finally, the third insulating layer, the etch stop layer, and the second insulating layer are sequentially patterned to form an opening in each of the fuses. At this time, a part of the second insulating film remains in the opening. In addition, the etch stop layer is a material having an excellent etching selectivity with respect to the insulating film, for example, preferably formed of at least one film selected from the group consisting of titanium and titanium nitride film.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the invention will be fully conveyed to those skilled in the art. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. In addition, where a layer is said to be "on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween. Portions denoted by like reference numerals denote like elements throughout the specification.

도 5 내지 도 9는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다. 참조부호 a로 표시된 부분은 셀 영역을 나타내고, 참조부호 b로 표시된 부분은 퓨즈 영역을 나타낸다.5 to 9 are process cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention. The portion denoted by reference numeral a denotes a cell region, and the portion denoted by reference numeral b denotes a fuse region.

도 5를 참조하면, 복수개의 트랜지스터들이 배치된 셀 영역(a) 및 퓨즈가 형성된 퓨즈 영역(b)이 구비된 반도체 기판(200)의 전면에 제1 절연막(208)을 형성한다. 상기 복수개의 트랜지스터들의 각각은 게이트 전극(204) 및 소오스/드레인 영역(202)을 포함하고, 상기 게이트 전극들(204) 사이에는 상기 소오스/드레인 영역(202)과 접속된 비트라인 콘택 패드들(207) 및 스토리지 콘택 패드(206)들이 배치된다.Referring to FIG. 5, a first insulating layer 208 is formed on an entire surface of a semiconductor substrate 200 including a cell region a in which a plurality of transistors are disposed and a fuse region b in which a fuse is formed. Each of the plurality of transistors includes a gate electrode 204 and a source / drain region 202, and bit line contact pads connected to the source / drain region 202 between the gate electrodes 204. 207 and storage contact pads 206 are disposed.

상기 제1 절연막(208)을 형성한 후, 상기 제1 절연막(208)을 관통하여 상기 비트라인 콘택 패드들(207)에 접속된 비트라인(210) 및 상기 퓨즈 영역(b)에 퓨즈(212)를 형성한다. 상기 비트라인(210) 및 상기 퓨즈(212)는 도전막으로써, 예컨대 폴리실리콘막, 폴리사이드막으로 형성하는 것이 바람직하다. 이어서, 상기 비트라인(210) 및 상기 퓨즈(212)가 형성된 결과물 전면에 제2 절연막(214)을 덮고, 상기 제2 절연막(214) 및 상기 제1 절연막(208)을 차례로 관통하여 상기 스토리지 콘택 패드들(206)에 각각 접속된 스토리지노드 콘택플러그(216)를 형성한다.After forming the first insulating layer 208, the fuse 212 penetrates through the first insulating layer 208 and is connected to the bit line contact pads 207 and the bit line 210 and the fuse region b. ). The bit line 210 and the fuse 212 may be formed of a conductive layer, for example, a polysilicon layer or a polyside layer. Subsequently, the second insulating layer 214 is covered on the entire surface of the bit line 210 and the fuse 212 formed thereon, and the second insulating layer 214 and the first insulating layer 208 are sequentially penetrated through the storage contact. The storage node contact plugs 216 are connected to the pads 206, respectively.

도 6을 참조하면, 상기 제2 절연막(214) 상부에 상기 스토리지노드 콘택플러그(216)와 접속된 하부 전극(218)을 형성한다. 상기 하부 전극(218)은 타워형 또는 실린더형 구조를 가질 수 있다. 구체적으로, 상기 하부 전극(218)을 형성하기 위하여 상기 스토리지노드 콘택플러그(216)가 형성된 결과물 전면에 절연막을 형성하고, 상기 절연막을 패터닝하여 상기 스토리지노드 콘택플러그(216)를 노출시키는 스토리지노드 홀을 형성한다. 상기 절연막은 상기 제2 절연막(214)에 대한 식각선택비를 갖는 실리콘질화막 및 상기 실리콘질화막에대한 식각서택비를 갖는 희생산화막을 차례로 적층하여 형성하는 것이 바람직하다. 이어서, 상기 스토리지노드 홀의 측벽 및 바닥을 콘포말하게 덮는 도전막을 형성하여 실린더형 하부전극을 형성하거나, 상기 스토리지노드 홀을 채우는 도전막을 형성하여 타워형 하부전극을 형성할 수 있다. 마지막으로, 상기 하부전극을 둘러싸는 절연막을 제거하여 상기 제2 절연막(214)을 노출시킴으로써 하부 전극(218)이 완성된다.Referring to FIG. 6, a lower electrode 218 connected to the storage node contact plug 216 is formed on the second insulating layer 214. The lower electrode 218 may have a tower or cylindrical structure. In detail, an insulating layer is formed on the entire surface of the resultant in which the storage node contact plug 216 is formed to form the lower electrode 218, and the storage node hole exposing the storage node contact plug 216 by patterning the insulating layer. To form. The insulating layer may be formed by sequentially stacking a silicon nitride layer having an etch selectivity with respect to the second insulating layer 214 and a sacrificial oxide layer having an etch selectivity with respect to the silicon nitride layer. Subsequently, a conductive layer covering the sidewalls and the bottom of the storage node hole may be formed to form a cylindrical lower electrode, or a conductive layer filling the storage node hole may be formed to form a tower type lower electrode. Finally, the lower electrode 218 is completed by removing the insulating layer surrounding the lower electrode to expose the second insulating layer 214.

도 7을 참조하면, 상기 하부 전극(218)이 형성된 결과물 전면에 커패시터 유전막(220) 및 상부 도전막(222)을 차례로 형성한다. 이어서, 상기 상부 도전막(222)을 패터닝하여 상기 셀 영역(a)에 플레이트 전극(222p)을 형성하고, 상기 퓨즈 영역(b)을 포함하는 주변회로 영역을 덮고 있는 상기 상부 도전막(222)을 제거한다. 상기 커패시터 유전막(220)은 제거하거나 잔존시킬 수 있다. 이어서, 상기 플레이트 전극(222p)이 형성된 결과물 전면을 덮는 식각저지막(226)을 형성한다. 상기 식각저지막()은 산화막에 대한 식각선택비가 폴리실리콘막보다 우수한 물질로써, 예컨대 금속으로 형성할 수 있다. 바람직하게는 상기 식각저지막(226)은 티타늄막 또는 티타늄질화막으로 형성하거나 이들의 적층막으로 형성할 수 있다. 티타늄막 또는 티타늄질화막은 폴리실리콘과 반응하여 실리사이드를 형성할 수 있다. 따라서, 상기 식각저지막(226)을 실리사이드를 형성할 수 있는 물질로 형성할 경우, 상기 식각저지막(226)을 형성하기 전에 캐핑절연막(224)을 반도체 기판 전면에 형성하는 것이 바람직하다.Referring to FIG. 7, the capacitor dielectric layer 220 and the upper conductive layer 222 are sequentially formed on the entire surface of the resultant product on which the lower electrode 218 is formed. Subsequently, the upper conductive layer 222 is patterned to form a plate electrode 222p in the cell region a, and the upper conductive layer 222 covering the peripheral circuit region including the fuse region b. Remove it. The capacitor dielectric layer 220 may be removed or left. Subsequently, an etch stop layer 226 covering the entire surface of the resultant plate electrode 222p is formed. The etch stop layer () may be formed of, for example, a metal having a better etching selectivity with respect to the oxide layer than that of the polysilicon layer. Preferably, the etch stop layer 226 may be formed of a titanium film, a titanium nitride film, or a laminated film thereof. The titanium film or the titanium nitride film may react with polysilicon to form silicide. Therefore, when the etch stop layer 226 is formed of a material capable of forming silicide, the capping insulating layer 224 may be formed on the entire surface of the semiconductor substrate before the etch stop layer 226 is formed.

도 8을 참조하면, 상기 퓨즈 영역(b)을 제외한 나머지 영역을 덮는 상기 식각저지막(226)을 제거하여 상기 퓨즈 영역(b)을 덮는 식각저지막 패턴(226a)을 형성한다. 이어서, 상기 식각저지막 패턴(226a)이 형성된 결과물 전면에 제3 절연막(228)을 형성한다. 도시하지는 않았지만, 상기 제3 절연막(228) 내에 상기 플레이트 전극(222p) 또는 주변회로의 배선들에 전기적으로 접속된 다층금속배선들이 형성될 수 있다. 즉, 상기 제3 절연막(228)은 배선들을 절연시키기 위한 금속층간 절연막 및 반도체 소자를 보호하기 위한 보호막(passivation layer)등 복수층으로 구성된다. 이어서, 상기 식각저지막 패턴(226a)이 노출되도록 상기 퓨즈영역(b)에 상기 제3 절연막(228)을 패터닝하여 개구부(230)를 형성한다. 도 3에 도시된 것과 같이, 종래기술에서는 두께가 두꺼운 제3 절연막(228)을 빠르게 식각하는 동안 식각저지막에 해당하는 폴리실리콘막에 함께 식각되는 문제가 발생하였다. 그러나, 본 발명에서는 폴리실리콘막보다 식각선택비가 우수한 금속막을 사용하여 식각저지막을 형성함으로써 종래기술과 같은 문제를 유발하지 않는다.Referring to FIG. 8, the etch stop layer 226 covering the remaining regions except for the fuse region b is removed to form an etch stop layer pattern 226a covering the fuse region b. Subsequently, a third insulating layer 228 is formed on the entire surface of the resultant product on which the etch stop layer pattern 226a is formed. Although not shown, multilayer metal wires electrically connected to the plate electrode 222p or the wires of the peripheral circuit may be formed in the third insulating layer 228. That is, the third insulating film 228 is composed of a plurality of layers such as an intermetallic insulating film for insulating the wirings and a passivation layer for protecting the semiconductor device. Subsequently, an opening 230 is formed by patterning the third insulating layer 228 in the fuse region b so that the etch stop layer pattern 226a is exposed. As shown in FIG. 3, in the prior art, a problem arises in that the polysilicon layer corresponding to the etch stop layer is simultaneously etched while the third thick insulating layer 228 is rapidly etched. However, the present invention does not cause the same problem as the prior art by forming the etch stop film by using a metal film having an excellent etching selectivity than the polysilicon film.

도 9를 참조하며, 상기 개구부(230) 내에 노출된 상기 식각저지막 패턴(226a))을 제거하고, 상기 제2 절연막(214)을 소정 두께 패터닝하여 상기 개구부(230) 내에서 상기 퓨즈(212) 상부에 상기 제2 절연막(214)을 일부 잔존시킨다. 바람직하게는, 상기 제2 절연막(214)을 2000Å 내지 3000Å 정도 잔존시킬 수 있다. 종래기술과 달리, 상기 식각저지막 패턴(226a))과 상기 제2 절연막(214)이 높은 식각선택비를 갖기 때문에 상기 식각저지막 패턴(226a)을 제거하는 동안 상기 제2 절연막(214)이 식각되지 않는다. 따라서, 상기 퓨즈(212) 상부에 상기 제2 절연막(214)을 균일한 두께로 잔존시킬 수 있다. 그 결과, 회로를 선택하기 위한 리페어 공정에서 퓨즈 상부의 절연막이 너무 두꺼워 퓨즈의 절단이 어려워지거나, 절연막이 너무 얇아 퓨즈를 절단하는 동안 도전막이 주변으로 튀는 것을 방지할 수 있다.Referring to FIG. 9, the etch stop layer pattern 226a exposed in the opening 230 may be removed, and the second insulating layer 214 may be patterned to a predetermined thickness to form the fuse 212 in the opening 230. Part of the second insulating film 214 is left. Preferably, the second insulating film 214 may be left at about 2000 kV to about 3000 kV. Unlike the related art, since the etch stop layer pattern 226a and the second insulating layer 214 have high etching selectivity, the second insulating layer 214 is removed while the etch stop layer pattern 226a is removed. It is not etched. Accordingly, the second insulating layer 214 may remain on the fuse 212 in a uniform thickness. As a result, in the repair process for selecting a circuit, the insulating film on the upper part of the fuse is too thick, making it difficult to cut the fuse, or the insulating film is too thin to prevent the conductive film from splashing around while cutting the fuse.

상술한 것과 같이 본 발명에 따르면, 퓨즈 상부에 균일한 두께를 갖는 절연막을 잔존시킬 수 있다. 이에 따라, 리페어 공정을 안정되게 실행할 수 있고 반도체 회로의 불량을 효과적으로 대체할 수 있기 때문에 수율의 향상을 얻을 수 있다.As described above, according to the present invention, an insulating film having a uniform thickness can be left on the fuse. As a result, the repair process can be performed stably and the defects in the semiconductor circuit can be effectively replaced, so that the yield can be improved.

Claims (5)

복수개의 퓨즈들이 형성된 수동소자 영역 및 복수개의 트랜지스터들이 형성된 능동소자 영역을 포함하는 반도체 기판의 전면을 덮은 제1 절연막 상의 소정영역에 상기 반도체 기판의 소정영역에 접속된 비트라인 및 퓨즈를 형성하는 단계;Forming a bit line and a fuse connected to a predetermined region of the semiconductor substrate in a predetermined region on a first insulating layer covering a front surface of the semiconductor substrate including a passive element region having a plurality of fuses and an active element region having a plurality of transistors; ; 상기 비트라인 및 상기 퓨즈가 형성된 결과물 전면을 덮는 제2 절연막을 형성하는 단계;Forming a second insulating layer covering an entire surface of the resultant product in which the bit line and the fuse are formed; 상기 제2 및 제1 절연막을 차례로 관통하여 상기 트랜지스터에 접속된 커패시터 하부전극을 형성하는 단계;Sequentially passing through the second and first insulating films to form a capacitor lower electrode connected to the transistor; 상기 커패시터 하부전극이 형성된 결과물 전면에 커패시터 유전막 및 상부 도전막을 형성하는 단계;Forming a capacitor dielectric layer and an upper conductive layer on the entire surface of the resultant product in which the capacitor lower electrode is formed; 상기 수동소자 영역에서 상기 상부 도전막을 제거하는 단계;Removing the upper conductive layer from the passive element region; 상기 퓨즈영역을 덮는 식각저지막 패턴을 형성하는 단계;Forming an etch stop layer pattern covering the fuse region; 상기 식각저지막 패턴이 형성된 결과물 전면에 제3 절연막을 형성하는 단계;및Forming a third insulating film on an entire surface of the resultant product on which the etch stop layer pattern is formed; and 상기 제3 절연막, 상기 식각저지막 및 상기 제2 절연막을 차례로 패터닝하여 상기 퓨즈들 각각의 상부에 개구부를 형성하는 단계를 포함하되, 상기 개구부 내에 상기 제2 절연막의 일부를 잔존시키는 것을 특징으로 하는 반도체 소자의 제조방법.Patterning the third insulating film, the etch stop film, and the second insulating film in order to form openings in each of the fuses, wherein a portion of the second insulating film is left in the openings. Method of manufacturing a semiconductor device. 제1 항에 있어서,According to claim 1, 상기 커패시터 하부 전극을 형성하는 단계는,Forming the capacitor lower electrode, 상기 제2 및 제1 절연막을 차례로 관통하여 상기 트랜지스터에 접속된 스토리지노드 콘택플러그를 형성하는 단계;Forming a storage node contact plug connected to the transistor by sequentially passing through the second and first insulating layers; 상기 스토리지노드 콘택플러그가 형성된 결과물 전면에 실리콘질화막 및 희생산화막을 형성하는 단계;Forming a silicon nitride film and a sacrificial oxide film on the entire surface of the product on which the storage node contact plug is formed; 상기 희생산화막 및 상기 실리콘질화막을 차례로 패터닝하여 상기 스토리지노드 콘택플러그가 노출된 스토리지 노드 홀을 형성하는 단계;Patterning the sacrificial oxide layer and the silicon nitride layer in order to form a storage node hole to which the storage node contact plug is exposed; 상기 스토리지 노드 홀 내에 커패시터 하부전극을 형성하는 단계;및Forming a capacitor lower electrode in the storage node hole; and 상기 희생산화막을 제거하여 상기 커패시터 하부전극의 측벽을 노출시키는 단계를 포함하는 반도체 소자의 제조방법.Removing the sacrificial oxide film to expose sidewalls of the capacitor lower electrode. 제2 항에 있어서,The method of claim 2, 상기 커패시터 하부전극은 실린더형 또는 타워형으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The capacitor lower electrode is a method of manufacturing a semiconductor device, characterized in that formed in a cylindrical or tower shape. 제1 항에 있어서,According to claim 1, 상기 식각저지막은 티나튬 및 티타늄질화막으로 이루어진 그룹 중에서 선택되어진 적어도 한층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The etch stop layer is a semiconductor device manufacturing method, characterized in that at least one layer selected from the group consisting of titanium nitride and titanium nitride film. 제1 항에 있어서,According to claim 1, 상기 식각저지막을 형성하는 단계는,Forming the etch stop layer, 상기 상부 도전막이 제거된 결과물 전면에 캐핑절연막을 형성하는 단계;Forming a capping insulating film on the entire surface of the resultant material from which the upper conductive film is removed; 상기 캐핑절연막 상부를 덮는 식각저지막을 형성하는 단계;및Forming an etch stop layer overlying the capping insulating layer; and 상기 식각저지막을 패터닝하여 상기 퓨즈 영역을 덮는 식각절연막 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조방법.Patterning the etch stop layer to form an etch insulating layer pattern covering the fuse region.
KR1020010067884A 2001-11-01 2001-11-01 Method of fabricating semiconductor device having fuse regions KR20030035632A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010067884A KR20030035632A (en) 2001-11-01 2001-11-01 Method of fabricating semiconductor device having fuse regions

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010067884A KR20030035632A (en) 2001-11-01 2001-11-01 Method of fabricating semiconductor device having fuse regions

Publications (1)

Publication Number Publication Date
KR20030035632A true KR20030035632A (en) 2003-05-09

Family

ID=29567531

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010067884A KR20030035632A (en) 2001-11-01 2001-11-01 Method of fabricating semiconductor device having fuse regions

Country Status (1)

Country Link
KR (1) KR20030035632A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100695872B1 (en) * 2005-06-22 2007-03-19 삼성전자주식회사 Fuse of semiconductor device and Method of forming the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100695872B1 (en) * 2005-06-22 2007-03-19 삼성전자주식회사 Fuse of semiconductor device and Method of forming the same

Similar Documents

Publication Publication Date Title
US6175145B1 (en) Method of making a fuse in a semiconductor device and a semiconductor device having a fuse
US7402464B2 (en) Fuse box of semiconductor device and fabrication method thereof
US6448113B2 (en) Method of forming fuse area structure including protection film on sidewall of fuse opening in semiconductor device
JP3402029B2 (en) Method for manufacturing semiconductor device
US6285540B1 (en) Semiconductor device having a fuse
KR100745910B1 (en) Method for forming fuse of semiconductor device
KR20030035632A (en) Method of fabricating semiconductor device having fuse regions
KR100578224B1 (en) Mtehod for fabricating semiconductor memory device
KR100853460B1 (en) Method for fabricating Semiconductor device
JPH09172087A (en) Semiconductor device
KR100853478B1 (en) Semiconductor device and Method for fabricating the same
US6458709B2 (en) Method for fabricating a repair fuse box for a semiconductor device
KR20000035570A (en) Semiconductor memory device with fuse cutting performance improved
KR100878496B1 (en) Semiconductor device and Method for fabricating the same
KR100305074B1 (en) Method for forming fuse box for repairing semiconductor device
KR20070079804A (en) Method for manufacturing of semiconductor device
KR100436129B1 (en) Repairing method of semiconductor device
KR101116350B1 (en) Method for manufacturing a semiconductor device
KR20030059446A (en) Method for fabricating fuse box in semiconductor device
KR100833588B1 (en) Method of manufacturing semiconductor device
KR100792442B1 (en) Semiconductor device having fuse pattern and method for fabricating the same
KR100855832B1 (en) Repairing method of semiconductor device
KR20030058307A (en) Semiconductor device and Method for fabricating the same
KR20050102009A (en) Mtehod for fabricating semiconductor memory device
KR20010065341A (en) Method for manufacturing fuse of a semiconductor device

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid