KR20050100731A - 실리콘 게르마늄층의 세정액 및 이를 이용한 세정 방법 - Google Patents

실리콘 게르마늄층의 세정액 및 이를 이용한 세정 방법 Download PDF

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Abstract

실리콘 게르마늄층을 포함하는 반도체 소자의 세정 공정시 상기 실리콘 게르마늄층의 손상을 방지할 수 있는 세정액 및 이를 이용한 세정 방법이 개시되어 있다. 비이온성 계면활성제 0.01 내지 2.5중량%와 염기성 화합물 0.05 내지 5.0 중량%와 여분의 순수를 포함하는 세정액은 실리콘 게르마늄층이 적층된 실리콘 기판에 소자 분리 패턴을 형성하기 위한 트랜치 형성시 트랜치에 노출된 실리콘 게르마늄층의 손상을 방지하면서 그 표면에 존재하는 불순물을 효과적으로 제거할 수 있는 효과를 갖는다.

Description

실리콘 게르마늄층의 세정액 및 이를 이용한 세정 방법{CLEANING SOLUTION FOR SILICON GERMANIUM LAYER AND CLEANING METHOD USING THE SAME}
본 발명은 반도체 소자의 실리콘 게르마늄을 포함하는 패턴을 세정하기 위한 세정액 및 이를 이용한 세정 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 실리콘 게르마늄 표면에 존재하는 불순물을 세정하는데 적용되는 세정액 및 이를 이용한 세정 방법에 관한 것이다.
최근, 기술 발전의 발전함에 따라 대량의 정보를 보다 빠르게 처리하기 위해 반도체 장치의 고집적화 및 저소비 전력화가 요구되고 있다. 따라서, 반도체 소자의 디자인 룰(design rule)이 100nm 이하로 줄어들면서, 패턴을 형성하는 공간이 더욱더 협소해지고 있는 실정이다.
특히 CMOS 소자의 트랜지스터는 게이트 구조의 미세화 및 게이트의 박막화에 의해 구동 능력을 확보되어 고집적화 및 저전압 동작에 대응해 왔으나 상기 트랜지스터의 미세화를 추구하기 위해서는 기술혁신의 필요 및 비용투자의 부담이 점점 증가되고 있다.
따라서 MOS형 트랜지스터에서는 트랜지스터의 미세화에 의존하지 않고, 저 전압에서의 구동 능력을 확보하는 방법으로서 실리콘 기판과 실리콘막 사이에 실리콘 게르마늄(silicon germanium)을 적용함으로서 트랜지스터의 구동 능력을 향상시키는 방법이 제안되었다.
상기 방법은 실리콘 기판 상에 실리콘 게르마늄(SiGe)층 및 인장 변형이 가능한 스트레인 실리콘층을 형성한 후 상기 스트레인 실리콘층을 트랜지스터의 채널에 이용함으로써 트랜지스터의 구동 능력을 향상시키는 것이다. 즉, 문헌 (IEDM Tech. Digest, 1994, p373-376 등) 에서 알려져 있는 바와 같이, 상기 실리콘 게르마늄층 상에 존재하는 인장 변형되는 스트레인 실리콘층은 일반 실리콘 기판에 비교하여 전자의 실효적인 질량이 가벼워져 이동도가 향상되는 특성을 갖는다. 이러한 특성을 갖는 트랜지스터는 구동 능력이 향상된다.
또한, 반도체 소자의 패턴 크기가 감소함에 따라 고집적화된 반도체 장치를 구동시키기 위해서는 전자의 이동도(electron mobility)의 증가 및 반도체 장치의 소오스/드레인 영역으로부터 기판의 하부로 누설되는 누설 전류(leakage current)의 차단이 매우 중요시된다.
이는 상기 반도체 기판에 형성된 소오스/드레인 영역으로부터 기판 하부로 누설되는 누설 전류(leakage current)가 발생할 경우에는 반도체 소자 전체에서는 상당한 양의 전류가 누설되어 전체적으로 반도체 소자의 동작 속도가 저하되기 때문이다. 따라서, 상기 반도체 기판에 매립 절연막인 실리콘 게르마늄(silicon germanium)층을 형성하여 기판 하부로 누설되는 전류를 방지하고자 하는 노력이 진행되고 있는 실정이다.
상기 매립된 절연막인 실리콘 게르마늄층은 기판의 액티브 영역 하부에 존재하여, 실제 반도체 소자 내에서 채널이 형성되고 소오스/드레인 영역에서 전자가 이동할 때, 전자가 하부로 이동하는 것을 방지하는 역할을 한다. 이러한 상기 실리콘 게르마늄을 포함하는 기판은 실리콘 기판 상에 실리콘 게르마늄층을 형성한 후 실리콘 게르마늄층 상에 다시 실리콘을 성장시킴으로서 형성된다.
이와 같은 방법으로 형성되는 실리콘 게르마늄층은 반도체 기판의 소자 분리 공정에 의해 반도체 기판의 액티브 영역에 선택적으로 존재하게 된다. 이러한 실리콘 게르마늄층을 포함하는 반도체 소자를 형성하기 위해서는 실리콘 게르마늄층의 증착 및 식각 공정에서 발생된 불순물 또는 파티클들을 제거하는 세정 공정이 필수적으로 수행되어야 한다. 이때, 세정공정은 상기 불술물을 실리콘 게르마늄층에 비해 높은 식각선택비(selectivity)를 세정액을 사용하여 제거해야 한다.
일반적으로, 가장 널리 알려진 세정액은 SC-1(Standard Cleaning 1)이며, 상기 SC-1을 이용한 습식 세정은 사용 온도 및 시간에 따라 실리콘에 대한 실리콘 게르마늄의 선택비를 다양하게 조절할 수 있다. 그러나, 상기 SC-1을 이루고 있는 물질 중, 과산화수소(H2O2) 또는 불화수소(HF)로 인해 상기 실리콘 게르마늄층 표면이 빠르게 산화(oxidation)된다. 이러한 실리콘 게르마늄층의 산화로 인해 상기 실리콘 게르마늄은 일반적인 실리콘막의 보다 빠르게 식각된다.
이 때문에, 실리콘 게르마늄층이 노출된 기판에 존재하는 불순물(Particle)을 제거하는 세정공정을 수행할 경우 불순물의 제거능력이 우수한 세정액인 SC-1을 사용할 수 없다. 또한, 반도체 기판을 세정하는 세정액 중에 불산(HF) 및 질산(HNO3)을 포함하는 세정액은 실리콘 게르마늄층을 산화 및 과다 식각하는 특성을 갖기 때문에 적용이 어렵다.
일본 공개특허 평15-086554(이하, "인용 특허"라고 한다.)에 실리콘 게르마늄층 표면의 불순물을 제거하는 화학 세정 기술을 확립할 수 있는 반도체 기판의 제조장치 및 그 제조방법이 기재되어 있다. 그 방법은 제1 순수가 담겨지는 제1 세정조와, 불산이 담겨지는 제2 세정조와, 제2 순수가 담겨지는 제3 세정조를 구비하며, 실리콘 게르마늄층이 표층으로서 형성되고 있는 기판은 상기 제1 세정조 내지 제3 세정조를 통해 물 세정 또는 불산에 의해 순차적으로 세정되고, 이에 따라 실리콘 게르마늄층에 존재하는 대기중의 미립자 및 자연 산화막이 효과적으로 제거된다. 그러나 상술한 방법은 실리콘 게르마늄층 표면에 존재하는 자연산화막을 효과적으로 제거할 수 있는 장점을 가지고 있으나 실리콘 게르마늄층의 표면이 손상되는 문제점을 갖는다.
이상 설명한 바와 같이 실리콘 게르마늄이 적용되는 반도체 기술이 널리 적용되고 있지만, 불산, 과산화수소 또는 질산등을 포함하는 세정액을 사용하여 상기 실리콘 게르마늄층이 노출된 반도체 기판을 세정할 경우에는 세정액에 노출된 실리콘 게르마늄층의 표면 손상 및 표면의 형태가 매우 불량한 문제점이 발생되고 있는 실정이다. 즉, 상술한 문제점을 개선할 수 있는 실리콘 게르마늄의 세정액 및 세정방법이 확보되지 않은 상태이다.
따라서, 본 발명의 제1 목적은 실리콘 게르마늄의 손상을 억제하면서 불순물 제거 및 표면의 거친면을 개선할 수 있는 실리콘 게르마늄층의 세정액을 제공하는 것이다.
본 발명의 제2 목적은 상기 세정액을 사용하여 실리콘 게르마늄층 및 금속 패턴을 갖는 반도체 소자의 효과적인 세정방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위한 본 발명의 실시예에 따른 실리콘 게르마늄층의 세정액은 전체 100중량%에 대하여 비이온성 계면활성제 0.01 내지 2.5중량%, 염기성 화합물 0.05 내지 5.0 중량%; 및 여분의 순수를 포함한다.
상술한 본 발명의 제1 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 실리콘 게르마늄층의 세정액은 전체 100중량%에 대하여 비이온성 계면활성제 0.01 내지 2.5중량%, 염기성 화합물 0.05 내지 5.0 중량%, 금속 부식방지제 0.01 내지 2.5중량% 및 여분의 순수를 포함한다.
상술한 본 발명의 제2 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치의 세정 방법은, 계면활성제 0.01 내지 2.5중량%와 염기성 화합물 0.05 내지 5.0 중량%와 순수 92.5 내지 99.93 중량%을 포함하는 실리콘 게르마늄 세정용 세정액을 제조하는 단계; 및 상기 세정액을 이용하여 트랜치에 의해 노출된 실리콘 게르마늄층을 세정하는 단계를 포함한다.
또한, 본 발명의 제2 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 세정 방법은, 비이온성 계면활성제 0.01 내지 2.5중량%와 금속 부식방지제 0.01 내지 2.5중량%와 염기성 화합물 0.05 내지 5중량%와 순수 90 내지 99.9 중량%를 포함하는 실리콘 게르마늄층 세정용 세정액을 제조하는 단계; 및
상기 세정액을 이용하여 상부전극이 실리콘 게르마늄층인 MIS(Metal-Insulator-poly Silicon) 캐패시터를 실리콘 게르마늄층의 손상을 방지하면서 그 표면에 존재하는 불순물을 제거하기 위해 세정하는 단계를 포함한다.
본 발명에 따른 세정액을 사용하면, 반도체 기판에 형성된 실리콘 게르마늄층의 표면의 손상 없이 거친 표면을 개선할 수 있을 뿐만 아니라 동시에 반도체 기판에 존재하는 불순물들을 제거할 수 있다. 더구나, 금속 패턴 및 실리콘 게르마늄층이 노출된 반도체 소자의 세정 공정시 금속 패턴의 부식을 방지할 수 있고, 실리콘 게르마늄층의 과도한 식각을 방지할 수 있다.
결국 전술한 세정액을 사용하면, 신뢰성 높은 반도체 장치를 생산할 수 있게 되므로 전체적인 반도체 제조 공정에 요구되는 시간 및 비용을 절감할 수 있다. 또한, 차세대 고집적의 반도체 장치의 제조공정에 적용하여 경쟁력을 확보할 수 있다.
이하, 본 발명의 바람직한 실시예들에 의한 세정액 및 이를 이용한 반도체 장치의 세정방법을 상세하게 설명한다.
1. 세정액 및 이를 이용한 세정방법.
본 발명의 일 실시예에 따른 실리콘 게르마늄층의 세정액은 소자분리 공정시 반도체 기판으로부터 노출된 실리콘 게르마늄층의 손상을 현저하게 방지함과 동시에 불순물 및 거친 표면(게르마늄 옥사이드)을 갖는 실리콘 게르마늄층의 표면을 개선할 수 있는 특성을 갖는다.
이러한, 실리콘 게르마늄층의 세정액은 비이온성 계면활성제, 염기성 화합물 및 순수를 포함한다.
상기 비이온성 계면활성제는 계면활성제가 수용액에 녹아서 이온으로 해리 되는 기를 포함하지 않은 저기포성의 계면활성제이다. 즉, 상기 비이온성 계면활성제는 이온으로 해리 되지 않으며, 소수성의 말단기를 갖는 화합물이다.
여기서 게르마늄층의 세정액에 적용되는 비이온성 계면활성제로는 폴리옥시 에틸렌 알킬 에테르(Polyoxyethylene alkyl ether: NCW1002), 폴리옥시에틸렌 노닐 페닐에테르(Polyoxyethylene Nonyl Phenylether: NP), 폴리옥시에틸렌 라우릴에테르(Polyoxyethylene Lauryl ether; LA), 폴리옥시에틸렌 트리데실 에테르(Polyoxyethylene TriDecyl ether: TDA), 폴리옥시에틸렌 올레일 에테르(Polyoxyethylene Oleyl ether: OA), 폴리옥시에틸렌 스테아릴 에테르(Polyoxyethylene Stearyl ether: SA), 폴리옥시에틸렌 라우릴 아민(Polyoxyethylene Lauryl amine: LM)등을 사용할 수 있다.
비이온성 계면활성제를 실리콘 게르마늄층의 세정액 100중량%에 대하여 약 0.01 중량% 미만으로 사용하면 실리콘 게르마늄층의 식각량이 커짐으로 인해 상기 실리콘 게르마늄층의 손상될 뿐만 아니라 식각 균일도(uniformity)도 나빠져 그 표면이 불균일한 상태를 갖는다.
상기 비이온성 계면활성제를 약 2.5 중량%를 초과하여 사용하더라고, 상기 실리콘 게르마늄층의 식각량은 증가하지 않고 일정한 식각값으로 수렴된다. 따라서, 비이온성 계면활성제는 세정액 100중량%에 대하여 약 0.01 내지 2.5중량%를 포함하는 것이 바람직하며, 보다 바람직하게는 약 0.1 내지 1.0중량% 포함한다.
그리고 실리콘 게르마늄층의 세정액은 염기성 화합물을 포함한다. 상기 염기성 화합물은 특별한 제한은 없으나, 수산화칼륨(KOH), 또는 수산화 암모늄을 포함하는 무기계 염기성 화합물이나, 수산화 테트라메틸암모늄(tetra methyl ammonium hydroxide)을 포함하는 유기계 염기성 화합물을 사용할 수 있다.
여기서, 염기성 화합물은 세정액의 불순물(파티클) 및 실리콘 게르마늄의 표면 산화로 형성된 게르마늄 옥사이드의 제거능력을 향상시킨다. 예를 들어, 건식 식각공정 또는 화학적 기계적연마(Chemical Mechanical Polishing: CMP) 후 발생하는 파티클이나, 실리콘 게르마늄층의 게르마늄이 산화되어 형성된 게르마늄 옥사이드등을 제거하는 데에는 효과적이다.
염기성 화합물을 전체 세정액에 대하여 약 0.05 중량%미만으로 사용하면 게르마늄 옥사이드 및 불순물을 제거하는 세정력이 저하되고, 약 5.0 중량%를 초과하여 사용하면 세정장비 및 반도체 디바이스의 손상을 발생시키는 문제점이 발생한다. 따라서 상기 염기성 화합물은 약 0.05 내지 5.0중량% 사용하는 것이 바람직하며, 더욱 바람직하게는 약 0.15% 내지 3.0중량% 사용한다.
본 실시예에 따른 세정액은 순수를 포함한다. 상기 순수는 상기 계면활성제와 염기성 화합물을 제외한 세정액 조성물의 나머지 성분이다. 이러한, 실리콘 게르마늄층의 세정액은 상기 계면활성제, 상기 염기성 화합물 및 순수를 혼합, 교반하여 제조할 수 있다. 또한 이러한 세정액은 불순물의 세정효과를 유지하면서 실리콘 게르마늄층의 손상 방지 및 게르마늄 옥사이드로 인해 거친 면을 갖는 실리콘 게르마늄층의 표면을 개선할 수 있어 고집적반도체 장치의 신뢰성을 확보할 수 있다.
이하, 상술한 실시예에 따른 세정액 조성물을 사용한 반도체 장치의 세정방법 및 이를 이용한 소자분리 패턴의 제조 방법을 제공한다.
도 1은 본 발명의 일 실시예에 따른 실리콘 게르마늄 패턴이 노출된 반도체 기판의 세정방법을 설명하기 위한 공정 흐름도이고, 도 2 내지 도 6은 본 발명의 세정방법을 포함하는 소자분리 패턴의 형성 방법을 나타내는 단면도들이다.
이하 도 2 내지 도 6을 참조하여, 본 발명의 일 실시예의 트랜치의 세정방법을 구체적으로 설명하기로 한다.
도 2에 도시된 바와 같이, 실리콘 게르마늄층 및 스트레인 실리콘층이 순차적으로 적층된 실리콘 기판을 형성한다.(S110)
실리콘 기판(100)을 표면을 에피 성장법(Epitaxial Growth)으로 실리콘 게르마늄을 성장시켜 실리콘 게르마늄층(110)을 형성한다. 상기 에피 성장법은 화학 기상 증착법(AP CVD), 저압 화학 기상 증착법(LPCVD), 분자선 증착법(Molecular Beam Epitaxy, MBE) 또는 초고진공 화학 기상 증착법(UHV CVD)에 의해 수행할 수 있다. 상기 각 증착법에 따라, 공정 온도 및 압력 조건이 달라진다. 상기 실리콘 게르마늄층(110)은 10 내지 90%정도의 게르마늄 농도를 갖으며, 트랜지스터 형성후 소오스/드레인 영역에서 전자가 이동할 경우 전자가 채널영역의 하부로 이동하는 것을 방지하는 역할을 한다.
상기 실리콘 게르마늄층(110) 상에는 스트레인드 실리콘층(Strained Silicon layer, 120)이 에피 성장법에 의해 형성된다. 상기 스트레인 실리콘층(120)은 상대적으로 높은 격자 상수를 갖는 실리콘 게르마늄층(110) 상에 성장되므로 실리콘 기판(100)의 실리콘 원자 본딩 길이에 비해 신장된 본딩 길이를 갖는다. 즉, 상기 스트레인드 실리콘층(120)은 신장 스트레스(Tensile stress)를 갖는다
이어서, 도 3 및 도 4에 도시된 바와 같이, 상기 기판에 STI 공정의 트랜치(140)를 형성하기 위한 하드 마스크(130)를 스트레인드 실리콘층(120) 상에 형성한다. 이어서, 하드 마스크(130)에 노출된 스트레인드 실리콘층(120), 실리콘 게르마늄층(110) 및 실리콘 기판(100)을 순차적으로 건식식각하여 소자분리 패턴을 형성하기 위한 트랜치(140)를 형성한다.(단계 S120, S130)
이때, 상기 트랜치(140)의 형성으로 인해 실리콘 기판(100)은 그 상면 일부가 패터닝되며, 스트레인드 실리콘층(120)은 실리콘 패턴(120a)으로, 실리콘 게르마늄층(110)은 실리콘 게르마늄 패턴(110a)으로 형성된다. 이러한, 트랜치(140)를 형성하는 과정에서 실리콘 게르마늄 패턴(110a)의 표면은 손상되어 거칠어지고, 상기 트랜치(140) 내부는 파티클(P)등에 오염되어 있어 이를 제거하기 위한 세정 공정이 필요하다.
이어서, 비이온성 계면활성제 0.01 내지 2.5중량%와 염기성 화합물 0.05 내지 5.0 중량%와 순수 92.5 내지 99.94 중량%을 포함하는 실리콘 게르마늄층 세정용 세정액을 제조한다.(단계 140)
이어서, 도 5에 도시된 바와 같이, 실리콘 게르마늄의 세정액을 사용하여 상기 파티클(p)등의 오염물질을 실리콘 게르마늄 패턴(110a)의 손상 없이 제거함과 동시에 그 표면을 균일하도록 세정하는 공정을 수행한다(단계 S150).
여기서, 상기 세정액에 포함되어 있는 비이온성 계면활성제는 트랜치 내의 불순물(P)의 제거 및 상기 실리콘 게르마늄 패턴의 거친 표면을 개선하는 염기성 화합물이 실리콘 게르마늄 패턴의 손상을 방지한다. 이하, 비이온성 계면활성제 및 염기성 화합물에 대한 설명을 위에서 상세히 설명하였기 때문에 중복을 피하기 위해 생략하기로 한다.
또한, 상기 세정액을 이용한 반도체 소자의 세정공정은 스핀 스프레이(Spin spray) 방식, 스핀(Spin)방식, 딤핑(Diping) 방식, 초음파를 이용한 스핀 방식 또는 초음파를 이용한 딥핑 방식등을 적용하여 수행할 수 있다.
이어서, 세정 공정이 수행된 기판에 존재하는 세정액을 제거하기 위해, 순수를 이용하여 상기 기판을 린스(Rinse)한 후 상기 기판을 건조시킨다.(단계 S160)
이어서, 도 6에 도시된 바와 같이, 상기 하드마스크(130)를 제거한 후 상기 기판의 트렌치(140)를 매몰시키는 절연막 패턴(150)을 형성함으로서, 엑티브 영역을 정의하는 소자분리 패턴(150)을 형성하였다.
2. 세정액 및 이를 이용한 세정방법.
본 발명의 다른 실시예에 따른 실리콘 게르마늄층의 세정액은 실리콘 게르마늄층의 손상 방지 및 금속 패턴의 부식을 현저히 감소시킬 수 있는 세정액에 관한 것이다.
본 다른 실시예에 의한 세정액은 전술한 실시예의 세정액에서 사용한 상기 비이온성 계면활성제, 염기성 화합물 및 순수 외에 금속 부식방지제(metal corrosion inhibitor)를 더 포함한다.
즉, 상기 세정액은 비이온성 계면활성제 0.01 내지 2.5중량%와 금속 부식방지제 0.01 내지 2.5중량%와, 염기성 화합물 0.05 내지 5중량%와 여분의 순수 90 내지 99.93중량%를 포함한다.
상기 금속 부식방지제는 세정액에 포함되어 금속 패턴 및 실리콘 게르마늄 패턴이 형성되는 공정에 적용되어, 금속 패턴의 부식을 방지하는 동시에 실리콘 게르마늄 패턴의 손상을 방지하는 역할을 한다. 상기 금속 부식방지제는 3중 결합을 포함하고, 적어도 1개 이상의 수산화기(hydroxy group)을 가지는 구조를 포함하는 화합물이 바람직하다. 그 예로서, 2-부틴-1,4-디올(2-butyne-1,4-diol), 또는 3-부틴-1-올(3-butyne-1-ol)를 들 수 있다. 또한 상기 금속부식방지제로서, 2-머캅토에탄올(2-mercaptoethanol), 또는 1-머캅토2,3프로판디올(1-mercapto 2,3 propandiol) 등의 싸이올(thiol)계 화합물을 사용할 수도 있다.
상기 금속 부식방지제를 약 0.01 중량% 미만으로 사용하면 금속의 부식을 방지하는 효과가 부족하며, 약 2.5 중량%를 초과하여 사용하더라도 부식을 방지하는 효과가 계속 증가하지는 않고 일정한 정도에서 수렴한다. 따라서, 상기 금속 부식방지제는 약 0.01 내지 2.5중량%를 사용하는 것이 바람직하고, 보다 바람직하게는 약 0.05 내지 1중량%를 사용한다.
이하, 상술한 다른 실시예에 따른 세정액 조성물을 이용한 반도체 장치의 세정방법 및 이를 이용한 MIS 캐패시터의 제조 방법을 제공한다.
도 7 내지 도 12는 본 발명의 세정방법을 포함하는 MIS 캐패시터의 형성방법을 나타내는 단면도들이다.
도 7에 도시된 바와 같이, 트랜지스터(155), 비트라인 및 콘택 플러그(160)들이 형성된 반도체 기판 상에 절연막(도시하지 않음)을 형성한 후 상기 절연막을 패터닝하여 각각의 콘택 플러그(170)들의 상면을 노출시키는 개구부(180)들을 형성한다. 상기 개구부(180)의 형성으로 상기 절연막은 절연 패턴(175a)으로 형성된다.
이어서 도 8에 도시된 바와 같이, 개구부(180)를 포함하는 절연 패턴(175a)상에 균일한 두께를 갖는 하부 전극용 금속막(185)을 형성한다. 상기 금속막(185)은 절연 패턴(175a)의 상단면, 상기 개구부(180)의 측면 및 저면에 연속적으로 형성된다.
이어서 도 9에 도시된 바와 같이, 상기 금속막(185)이 형성된 개구부(180)가 매몰되도록 산화물을 증착한 후 상기 절연 패턴(175a)의 상단면이 노출 되도록 평탄화 공정을 수행한다. 이로 인해, 상기 개구부(180)들 내에만 존재하는 금속 패턴(185a)과 산화막(187)이 형성된다. 상기 평탄화 공정은 화학적 기계적연마(Chemical Mechanical Polishing; CMP)공정이며, 금속 패턴은 상기 평탄화 공정으로 상기 금속막이 분리되어 형성되는 MIS 캐패시터의 하부전극(185a)이다.
이어서, 도 10에 도시된 바와 같이 절연막 패턴(175a) 및 상기 개구부(180) 내에 존재하는 산화막을 습식식각하여 모두 제거함으로서 하부전극인 금속 패턴(185a)을 노출시킨다. 상기 하부 전극인 금속 패턴(185a)이 형성된 기판 상에 균일한 두께를 갖는 유전막(190)을 연속적으로 형성한다.
이어서, 도 11에 도시된 바와 같이 상기 유전막(190) 상에 티타늄 질화막(195) 및 실리콘 게르마늄층(200)을 형성함으로서 MIS 구조를 갖는 커패시터를 형성하였다. 상술한 MIS 커패시터를 형성하는 공정에서는 도 13에 도시된 실리콘 게르마늄층의 SEM사진에서 나타난 바와 같이 게르마늄 옥사이드 및 미세 파티클(P)등의 오염물질이 존재하기 때문에 이를 제거하기 위하여 세정공정을 진행해야 한다.
이어서, 비이온성 계면활성제 0.01 내지 2.5중량%와 금속 부식방지제 0.01 내지 2.5중량%와, 염기성 화합물 0.05 내지 5중량%와 여분의 순수 90 내지 99.93중량%를 포함하는 실리콘 게르마늄층 세정용 세정액을 제조한다.
도 12를 참조하면, 상기 제조된 세정액을 이용하여 상부전극의 실리콘 게르마늄층(200) 표면을 미세 식각함으로서 상기 실리콘 게르마늄층의 거친 표면을 개선하는 동시에 파티클(P) 등의 오염물질을 제거한다.
여기서, 상기 세정액에 포함되어 있는 비이온성 계면활성제는 트랜치 내의 불순물(P)의 제거 및 상기 실리콘 게르마늄 패턴의 거친 표면을 개선하는 염기성 화합물이 실리콘 게르마늄 패턴의 손상을 초래하지 않도록 한다. 상기 금속부식방지제는 세정액에 첨가되어 하부전극인 금속 패턴이 보이드에 의해 노출될 경우 세정액에 의한 금속 패턴의 부식을 방지하는 역할을 한다.
이하, 비이온성 계면활성제, 금속 부식방지제 및 염기성 화합물에 대한 설명을 위에서 상세히 설명하였기 때문에 중복을 피하기 위해 생략하기로 한다.
또한, 실리콘 게르마늄층의 세정액을 이용한 반도체 소자의 세정공정은 스핀 스프레이(Spin spray) 방식, 스핀(Spin)방식, 딤핑(Diping) 방식, 초음파를 이용한 스핀 방식 또는 초음파를 이용한 딥핑 방식등을 적용하여 수행할 수 있다.
이어서, 세정 공정이 수행된 기판에 존재하는 세정액을 제거하기 위해, 순수를 이용하여 상기 기판을 린스(Rinse)한 후 상기 기판을 건조시킴으로서 불순물이 존재하지 않고, 표면이 개선된 상부전극을 포함하는 MIS 캐패시터를 형성하였다.
이하의 실시예 및 비교예를 통하여 본 발명을 더욱 상세하게 설명한다. 단, 실시예는 본 발명을 예시하기 위한 것이지 이들만으로 한정하는 것은 아니다.
실시예 1
순수 99.6 중량부에 수산화 암모늄 0.3중량부가 혼합된 암모늄 수용액에 비이온성 계면활성제(NCW1002; 와코 케미칼(wako chemical)사 제조) 0.1 중량부를 첨가한 후 상온에서 교반하여 게르마늄층이 형성된 기판을 세정하기 위한 세정액을 제조하였다.
실시예 2
상기 실시예 1과 동일한 방법으로 세정액을 제조하되 순수 99.2 중량부, 수산화 암모늄 0.5 중량부 및 비이온성 계면활성제 0.3 중량부를 사용하였다.
실시예 3
상기 실시예 1과 동일한 방법으로 세정액을 제조하되 순수 98.5 중량부, 수산화 칼륨 1.0 중량부 및 비이온성 계면활성제 0.5 중량부를 사용하였다.
실시예 4
순수 99.5 중량부에 수산화 암모늄 0.3중량부가 혼합된 암모늄 수용액에 비이온성 계면활성제(NCW1002; 와코 케미칼(wako chemical)사 제조)를 0.1 중량부 및 금속 부식방지제(2-머캅토 에탄올) 0.1 중량부를 첨가한 후 상온에서 교반하여 금속 패턴 및 게르마늄층이 존재하는 기판을 세정하기 위한 세정액을 제조하였다.
실시예 5
상기 실시예 4와 동일한 방법으로 세정액을 제조하되 순수 98.9 중량부, 수산화 칼륨 0.5 중량부, 비이온성 계면활성제 0.3 중량부 및 금속 부식방지제 0.3중량부를 사용하였다.
실시예 6
상기 실시예 1과 동일한 방법으로 세정액을 제조하되 순수 98.0 중량부, 수산화 칼륨 1.0 중량부 및 비이온성 계면활성제 0.5 중량부 및 금속 부식방지제 0.5 중량부를 사용하였다.
비교예
순수 80 중량부에 수산화 암모늄 4중량부 및 과산화수소수(H2O2) 16 중량부를 첨가한 후 상온에서 교반하여 SC1 세정액을 제조하였다.
시험예 1~3
실리콘 게르마늄층의 손상정도 및 세정력 측정
두께가 약 1500Å인 실리콘 게르마늄층과 약 200Å인 실리콘막이 순차적으로 적층된 3장의 실리콘 기판을 준비한 후, 상기 실리콘 기판에 소자분리 패턴을 형성하기 위한 트랜치를 각각 형성하였다. 이어서, 상기 트랜치가 형성된 기판을 상기 실시예 1~ 3에서 비된 세정액(65℃)을 각각 이용하여 상기 기판을 5분간 각각 세정처리함으로서 실리콘 게르마늄층의 손상 정도 및 게르마늄 옥사이드의 세정력을 관찰하였다. 그 결과 실리콘 게르마늄층의 손상없이 트랜치내에 존재하는 불순물이 제됨을 확인할 수 있었다.
시험예 4~6
실리콘 게르마늄층의 손상정도 및 세정능력 측정
하부전극 상에 존재하는 유전막 상에 약 1700Å 두께를 갖는 상부전극인 티타늄 질화막(TiN)/실리콘 게르마늄층(SiGe)을 형성하여 MIS 캐패시터를 제조하였다. MIS 캐패시터가 형성된 3장의 기판을 상기 실시예 4 ~6 에서 준비된 각각의 세정액(65℃)을 이용하여 5분간 세정 처리함으로서 실리콘 게르마늄층의 손상 정도 및 게르마늄 옥사이드의 세정력을 관찰하였다. 그 결과 실리콘 게르마늄층의 손상없이 표면에 존재하는 게르마늄 옥사이드가 효과적으로 제거됨 및 하부 금속의 부식이 초래되지 않았다.
즉, 도 13의 SEM 사진에 도시된 바와 같이, 비이온성 계면활성제, 염기성 화합물 및 금속부식 방지제를 포함하는 세정액은 상기 실리콘 게르마늄층의 손상 없이 그 표면에 존재하는 게르마늄 옥사이드를 효과적으로 제거할 수 있음을 확인할 수 있었다.
비교 시험예
실리콘 게르마늄층의 손상정도 및 세정능력 측정
하부전극 상에 존재하는 유전막 상에 약 1700Å 두께를 갖는 상부전극인 티타늄 질화막(TiN)/실리콘 게르마늄층(SiGe)을 형성하여 MIS 캐패시터를 제조하였다. 이후, MIS 캐패시터가 형성된 기판을 상기 비교예에서 준비된 세정액(65℃)으로 5분간 세정 처리하여 실리콘 게르마늄층의 손상 정도 및 게르마늄 옥사이드의 세정력을 관찰하였다. 그 결과를 하기 도 14에 도시된 SEM 사진에 개시되어 있다.
상기 SC1 세정액을 이용하여 실리콘 게르마늄층 표면을 세정한 결과를 살펴 보면, 도 14에 도시된 SEM 사진과 같이 실리콘 게르마늄층이 불균일하게 식각되었고, 그 식각량도 커서 실리콘 게르마늄 세정용 세정액으로 사용하기 어렵다.
본 발명에 따른 세정액 조성물은, 첫째, 반도체 기판에 형성된 실리콘 게르마늄층의 표면의 손상없이 그 표면에 존재하는 게르마늄 옥사이드를 제거할 수 있다. 둘째, 실리콘 게르마늄층의 거친 표면을 개선함과 동시에 반도체 기판에 존재하는 불순물들을 제거할 수 있다. 셋째, 금속 패턴 및 실리콘 게르마늄층이 노출된 반도체 소자의 세정 공정시 금속 패턴의 부식을 방지할 수 있고, 실리콘 게르마늄층의 과도한 식각을 방지할 수 있다.
결국 전술한 세정액 조성물을 사용하면, 신뢰성 높은 반도체 장치를 생산할 수 있게 되므로 전체적인 반도체 제조 공정에 요구되는 시간 및 비용을 절감할 수 있다. 또한, 차세대 고집적의 반도체 장치의 제조공정에 적용하여 경쟁력을 확보할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 실리콘 게르마늄 패턴이 노출된 반도체 기판의 세정방법을 설명하기 위한 공정 흐름도이다.
도 2 내지 도 6은 본 발명의 세정방법을 포함하는 소자분리 패턴의 형성 방법을 나타내는 단면도들이다.
도 7 내지 도 12는 본 발명의 세정방법을 포함하는 MIS 캐패시터의 형성방법을 나타내는 단면도들이다.
도 13은 MIS 캐패시터의 실리콘 게르마늄층의 표면을 나타내는 SEM 사진이다.
도 14는 본 발명의 실시예 2에 의한 실리콘 게르마늄층의 표면을 나타내는 SEM 사진이다.
도 15는 본 발명의 비교예 3에 의한 실리콘 게르마늄층의 표면을 나타내는 SEM 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 실리콘 기판 110 : 실리콘 게르마늄층
110a : 실리콘 게르마늄 패턴 120 : 스트레인드 실리콘층
120a : 실리콘 패턴 123 : 산화막

Claims (19)

  1. 전체 100중량%에 대하여 비이온성 계면활성제 0.01 내지 2.5중량%;
    염기성 화합물 0.05 내지 5.0 중량%; 및
    여분의 순수를 포함하는 실리콘 게르마늄층의 세정액.
  2. 제1 항에 있어서,
    상기 비이온성 계면활성제 0.05 내지 1.0 중량%;
    상기 염기성 화합물 0.15 내지 3.0 중량%; 및
    상기 순수 96 내지 99.8 중량%를 포함하는 것을 특징으로 하는 실리콘 게르마늄층의 세정액.
  3. 제1항에 있어서, 상기 비이온성 계면활성제는 폴리옥시 에틸렌 알킬 에테르(Polyoxyethylene alkyl ether), 폴리옥시에틸렌 노닐 페닐에테르(Polyoxyethylene Nonyl Phenylether), 폴리옥시에틸렌 라우릴에테르(Polyoxyethylene Lauryl ether), 폴리옥시에틸렌 트리데실 에테르(Polyoxyethylene TriDecyl ether), 폴리옥시에틸렌 올레일 에테르(Polyoxyethylene Oleyl ether), 폴리옥시에틸렌 스테아릴 에테르(Polyoxyethylene Stearyl ether), 폴리옥시에틸렌 라우릴 아민(Polyoxyethylene Lauryl amine)으로 이루어진 그룹 중에서 선택된 어느 하나인 것을 특징으로 하는 실리콘 게르마늄층의 세정액.
  4. 제1항에 있어서, 상기 염기성 화합물은 암모늄, 수산화 칼륨 및 수산화 테트라메틸 암모늄을 포함하는 것을 특징으로 하는 실리콘 게르마늄층의 세정액.
  5. 전체 100중량%에 대하여 비이온성 계면활성제 0.01 내지 2.5중량%;
    염기성 화합물 0.05 내지 5.0 중량%;
    금속 부식방지제 0.01 내지 2.5중량%; 및
    여분의 순수를 포함하는 실리콘 게르마늄층의 세정액.
  6. 제5항에 있어서, 상기 비이온성 계면활성제 0.05 내지 1.0중량%;
    상기 금속 부식방지제 0.05 내지 1.0 중량%;
    상기 염기성 화합물 0.15 내지 3.0 중량%; 및
    상기 순수 95 내지 99.75 중량%를 포함하는 것을 특징으로 하는 실리콘 게르마늄층의 세정액.
  7. 제5항에 있어서, 상기 금속 부식방지제는 2-부틴-1,4-디올(2-butyne-1 ,4-diol), 3-부틴-1-올(3-butyne-1-ol), 2-머캅토에탄올(2-mercapto ethanol) 및 1-머캅토2,3프로판디올(1-mercapto 2, 3 propandiol)로 이루어진 그룹 중에서 선택된 어느 하나인 것을 특징으로 하는 실리콘 게르마늄층의 세정액.
  8. 계면활성제 0.01 내지 2.5중량%와 염기성 화합물 0.05 내지 5.0 중량%와 순수 92.5 내지 99.93 중량%을 포함하는 실리콘 게르마늄 세정용 세정액을 제조하는 단계; 및
    상기 세정액을 이용하여 트랜치에 의해 노출된 실리콘 게르마늄층을 세정하는 단계를 포함하는 반도체 장치의 세정 방법.
  9. 제8항에 있어서, 상기 비이온성 계면활성제는 폴리옥시 에틸렌 알킬 에테르(Polyoxyethylene alkyl ether), 폴리옥시에틸렌 노닐 페닐에테르(Polyoxyethylene Nonyl Phenylether), 폴리옥시에틸렌 라우릴에테르(Polyoxyethylene Lauryl ether), 폴리옥시에틸렌 트리데실 에테르(Polyoxyethylene TriDecyl ether), 폴리옥시에틸렌 올레일 에테르(Polyoxyethylene Oleyl ether), 폴리옥시에틸렌 스테아릴 에테르(Polyoxyethylene Stearyl ether), 폴리옥시에틸렌 라우릴 아민(Polyoxyethylene Lauryl amine)으로 이루어진 그룹 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 세정방법.
  10. 제8항에 있어서, 상기 염기성 화합물은 수산화 암모늄, 수산화 칼륨 및 수산화 테트라메틸 암모늄을 포함하는 것을 특징으로 하는 반도체 장치의 세정방법.
  11. 제8항에 있어서, 상기 실리콘 게르마늄층에 포함된 게르마늄의 농도는 10 내지 95%인 것을 특징으로 하는 반도체 장치의 세정방법.
  12. 제8항에 있어서, 상기 세정은 스핀 스프레이(Spin spray) 방식, 스핀(Spin)방식, 딤핑(Diping) 방식, 초음파를 이용한 스핀 방식 또는 초음파를 이용한 딥핑 방식을 적용하여 수행하는 것을 특징으로 하는 반도체 장치의 세정방법.
  13. 제8항에 있어서, 상기 기판의 세정단계 이후, 린스 및 건조 공정을 더 수행하는 것을 특징으로 하는 반도체 장치의 세정방법.
  14. 비이온성 계면활성제 0.01 내지 2.5중량%와 금속 부식방지제 0.01 내지 2.5중량%와 염기성 화합물 0.05 내지 5중량%와 순수 90 내지 99.9 중량%를 포함하는 실리콘 게르마늄층 세정용 세정액을 제조하는 단계; 및
    상기 세정액을 이용하여 상부전극이 실리콘 게르마늄층인 MIS(Metal-Insulator-poly Silicon) 캐패시터를 실리콘 게르마늄층의 손상을 방지하면서 그 표면에 존재하는 불순물을 제거하기 위해 세정하는 단계를 포함하는 반도체 장치의 세정방법.
  15. 제14항에 있어서, 상기 상부전극은 티타늄 질화막 및 실리콘 질화막을 더 포함하는 것을 특징으로 하는 반도체 장치의 세정방법.
  16. 제14항에 있어서, 상기 하부전극은 금속으로 형성되는 것을 특징으로 하는 반도체 장치의 세정방법.
  17. 제14항에 있어서, 상기 비이온성 계면활성제는 폴리옥시 에틸렌 알킬 에테르(Polyoxyethylene alkyl ether), 폴리옥시에틸렌 노닐 페닐 에테르(Polyoxyethylene Nonyl Phenylether ), 폴리옥시에틸렌 라우릴 에테르( Polyoxyethylene Lauryl ether ), 폴리옥시에틸렌 트리데실 에테르(Polyoxyethylene TriDecyl ether), 폴리옥시에틸렌 올레일 에테르( Polyoxyethylene Oleyl ether), 폴리옥시에틸렌 스테아릴 에테르(Polyoxyethylene Stearyl ether), 폴리옥시에틸렌 라우릴 아민(Polyoxyethylene Lauryl amine)으로 이루어진 그룹 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 세정방법.
  18. 제14항에 있어서, 상기 염기성 화합물은 수산화 암모늄, 수산화 칼륨 및 수산화 테트라메틸 암모늄을 포함하는 것을 특징으로 하는 반도체 장치의 세정방법.
  19. 제14항에 있어서, 상기 금속 부식방지제는 2-부틴-1,4-디올(2-butyne-1 ,4-diol), 3-부틴-1-올(3-butyne-1-ol), 2-머캅토에탄올(2-mercapto ethanol) 및 1-머캅토2,3프로판디올(1-mercapto 2, 3 propandiol)로 이루어진 그룹 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 세정방법.
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