KR20050099326A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 더욱 자세하게는 기존의 반도체 소자 제조 시 사용하던 코발트/니켈(Co/Ni)의 이중 레이어 대신에 니켈/코발트(Ni/Co)의 이중 레이어를 사용함으로써 N-폴리와 P-폴리간의 저항차이를 줄이고 열 공정에 대한 열 안정성을 확보할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
본 발명에 따른 반도체 소자의 제조 방법은 트랜지스터가 형성된 실리콘 기판 상에 니켈 및 코발트를 순차적으로 증착하는 단계와, RTP 열처리하여 실리사이드층을 형성하는 단계와, 어닐링 및 습식각을 진행하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 더욱 자세하게는 기존의 반도체 소자 제조 시 사용하던 코발트/니켈(Co/Ni)의 이중 레이어 대신에 니켈/코발트(Ni/Co)의 이중 레이어를 사용함으로써 N-폴리와 P-폴리간의 저항차이를 줄이고 열 공정에 대한 열 안정성을 확보할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 실리사이드(Salicide) 공정이란 실리콘(Si) 기판위에 코발트(Co), 니켈(Ni), 티타늄(Ti) 등의 메탈을 증착한 후 열공정을 통해서 실리콘과의 반응 화합물을 만드는 공정이다.
최근들어 Deep-submicron으로 가면서 Line-Width가 작아지고, 그로 인해 실리사이드가 된 라인들이 후속 열공정에 의해서 응집되어 끊어지는 현상이 많이 나타난다.
특히 향후 나노-스케일(nano-scale)에서는 게이트 길이(gate-length)가 짧아져서 나타나는 숏 채널 효과(Short Channel Effect)의 특성 때문에 셸로우 정션(Shallow Junction)이 꼭 적용되어야 하는데, 이러한 셸로우 정션에서는 실리사이드 형성시 실리콘 소모가 코발트 실리사이드(Co-Salicide)보다 적은 니켈 실리사이드(Ni-Salicide)가 요구된다.
따라서, 현재의 0.13㎛ 및 그 미만의 로직 테크날러지(logic-technology)에서는 숏채널 효과 개선을 위해 코발트 실리사이드를 니켈 실리사이드로 대체해 나가고 있는 추세인데, 상기 니켈 실리사이드는 낮은 실리콘 소모율과 낮은 비저항 뿐만 아니라 0.10㎛ 미만의 미세 선폭에서도 선폭에 따른 면저항이 일정하게 유지되는 장점으로 인해 향후 나노 씨모스(nano-CMOS)로의 응용까지 활용도가 확대되고 있다.
그러나, 니켈 실리사이드는 실리사이드 형성 이후의 공정인 열 공정에 대해서 매우 취약한 특성을 갖고 있다.
즉, 후속 열공정에 의해서 니켈 실리사이드의 그레인(GRAIN)이 국부적으로 재결합하여 라지 그레인(Large Grain)을 형성하면 균일성(Uniformity)이 나빠지면서 끊어지는 응집현상이 발생한다.
따라서, 종래에는 이를 개선하기 위하여 코발트/니켈의 이중 레이어를 적용하여 실리사이드를 형성하였다. 즉 기존의 니켈 실리사이드는 후속 열공정에 의해서 니켈 mono-salicide가 니켈 di-salicide가 되어서 응집이 되는데, 이 때 코발트를 첨가하면 니켈의 di-salicide를 억제할 수 있고 또 di-salicide가 된다 하더라도 코발트 di-salicide가 전체적인 저항값을 낮추는 역할을 하게 된다.
그러나, 코발트가 먼저 증착되는 경우 코발트 실리사이드가 먼저 발생이 됨에 따라 실리콘의 소모가 많이 발생하는데, 이러한 특성은 특히 폴리(poly) 쪽에서 많이 발생하여 N-폴리와 P-폴리간의 저항 차이가 발생하는 문제점이 있다.
이하, 도 1은 상기와 같은 종래 코발트/니켈의 이중 레이어에 의한 폴리간의 저항 차가 큼을 나타낸 그래프이다.
도 1에서 보는 바와 같이, 종래의 코발트/니켈의 이중 레이어를 사용하는 경우 N-폴리와 P-폴리간의 저항 차이가 크게 발생하는 문제점이 있다.
또한, 도 2는 상기와 같은 종래 코발트/니켈의 이중 레이어에 의한 N-active의 불안정한 열특성을 나타낸 그래프이다.
도 2에서 보는 바와 같이, 종래의 코발트/니켈의 이중 레이어를 사용하는 경우 N-active의 면저항이 이상 산화에 의해 측정되지 않아 코발트/니켈 구조에서는 N-active의 열특성이 불안정하다는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 기존의 반도체 소자 제조 시 사용하던 코발트/니켈의 이중 레이어 대신에 니켈/코발트의 이중 레이어를 사용함으로써 N-폴리와 P-폴리간의 저항 차이를 줄이고 열공정에 대한 열 안정성을 확보할 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 트랜지스터가 형성된 실리콘 기판 상에 니켈 및 코발트를 순차적으로 증착하는 단계와, RTP 열처리하여 실리사이드층을 형성하는 단계와, 어닐링 및 습식각을 진행하는 단계를 포함하여 이루어지는 반도체 소자의 제조 방법을 제공한다.
본 발명의 반도체 소자의 제조 방법에 있어서, 상기 니켈은 진공도 1mTorr, 기판거리 15cm, 온도는 기판온도와 같은 조건으로 하여 100Å의 두께만큼 증착하는 것을 특징으로 한다.
본 발명의 반도체 소자의 제조 방법에 있어서, 상기 코발트는 진공도 1mTorr, 기판거리 15cm, 온도는 기판온도와 같은 조건으로 하여 10Å의 두께만큼 증착하는 것을 특징으로 한다.
본 발명의 반도체 소자의 제조 방법에 있어서, 상기 RTP는 500~700℃의 온도에서 30초, 60초, 90초간 진행하는 것을 특징으로 한다.
본 발명의 반도체 소자의 제조 방법에 있어서, 상기 어닐링은 650℃ 또는 700℃의 온도에서 30분간 진행하는 것을 특징으로 한다.
본 발명의 반도체 소자의 제조 방법에 있어서, 상기 습식각은 H2SO4 : H2O2를 4:1의 비율로 혼합하여 15분간 진행하는 것을 특징으로 한다.
상기와 같은 본 발명에 따르면, 니켈/코발트의 이중 레이어 형성에 따라 N-폴리 및 P-폴리간의 저항차를 낮출 수 있고 셸로우 정션을 위한 실리콘의 소모를 줄일 뿐만 아니라 실리사이드 형성 후 후속으로 이어지는 열공정에 대한 안정성 또한 높다는 이점이 있다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
이하, 도 3a 내지 도 3d는 본 발명에 의한 반도체 소자의 제조 공정을 나타낸 단면도들이다.
먼저, 도 3a에서 보는 바와 같이, 소자분리막(15)이 형성되고 웰 영역(PWELL)이 정의된 실리콘 기판(10) 상에 게이트 산화막(20)과 폴리실리콘(30)으로 이루어진 게이트를 형성하고, 상기 게이트의 측벽에 절연막으로 이루어진 스페이서(45)를 형성한 후 상기 게이트 양측 하부의 실리콘 기판(10)에 불순물을 주입하여 소스/드레인 영역(45)을 형성함으로써 트랜지스터를 완성한다.
그리고, 도 3b에서 보는 바와 같이, 상기 결과물 상에 100Å의 두께로 니켈( 50)을 증착하고 10Å의 두께로 코발트(60)를 순차적으로 증착한다.
이 때, 상기 니켈(50) 및 코발트(60)는 베이스 압력 3E-7Torr, 진공도 1mTorr, 기판 거리 15cm의 조건에서 증착온도를 기판온도와 변함없이 하여 증착하는 것이 바람직하다.
그리고 상기 니켈(50) 및 코발트(60)가 증착된 결과물 전체를 550℃의 온도에서 60초간 RTP(Rapid Thermal Process)열공정을 진행하여 실리사이드화 시킨다.
그러면, 도 3c에서 보는 바와 같이, 실리콘이 존재하는 부분에만 상기 니켈(50) 및 코발트(60)가 선택적으로 반응하여 실리사이드층(55)이 형성된다.
이 때, RTP는 보통 500~700℃의 온도에서 30초, 60초, 90초간 진행하는 것이 바람직하다.
이후, 상기와 같이 실리사이드층(55)이 형성된 결과물에 어닐링(Annealing) 공정을 실시하여 열안정성 평가를 하고 남아있는 레지듀(residu)를 제거하기 위한 습식각 공정을 진행한다.
이 때, 상기 어닐링 공정은 650℃ 또는 700℃의 온도에서 30분간 진행하는 것을 특징으로 하고, 상기 습식각 공정은 H2SO4:H2O2를 4:1의 비율로 혼합하여 15분간 진행하는 것을 특징으로 한다.
이하, 도 4는 상기와 같은 본 발명의 니켈/코발트의 이중 레이어를 사용함에 따라 폴리간의 면저항 차가 줄어들었음을 나타낸 그래프이다.
도 4를 보면, 본 발명에 따라 니켈/코발트의 이중 레이어를 사용하는 경우 N-폴리와 P-폴리간 면 저항 차이가 종래의 도 1에 비해 크게 줄어드는 것을 볼 수 있을 뿐만 아니라, 열처리 후(open)의 저항이 열처리 전(solid)의 저항에 비하여 거의 증가되지 않음을 볼 수 있다.
즉, 본 발명은 니켈이 먼저 증착되어 니켈 실리사이드가 먼저 발생됨에 따라 실리콘 소모가 상대적으로 감소하게 되는 것이다.
또한, 도 5는 상기와 같은 본 발명의 니켈/코발트의 이중 레이어를 사용함에 따라 N-active의 열 안정이 이루어짐을 나타낸 그래프이다.
도 5에서 보는 바와 같이, 본 발명의 니켈/코발트의 이중 레이어를 사용하는 경우 열처리 후에 도 2에서는 측정되지 않던 N-active의 면저항이 측정되어 종래보다 열 안정이 이루어지는 것을 볼 수 있다.
즉, 본 발명은 코발트 실리사이드는 CoSi2(di-salicide)의 페이즈(Phase)가 낮은 면저항을 갖기 때문에 높은 열처리 후에 di-salicide가 형성되어 열안정성을 갖는 이점이 있다는 특성을 이용해 기존의 니켈 실리사이드에 Co를 추가적으로 사용하여 면저항을 낮게 유지할 수 있도록 한 것이다.
또한, 니켈/코발트와 실리콘의 화합으로 페이즈가 형성되므로 면저항이 높은 NiSi2(di-salicide)이 아닌 (Ni1-xCox)Si2의 삼중 페이즈(Phase)가 형성되어 면저항이 유지되고 열 안정이 이루어진다는 것이다.
이상 설명한 바와 같이, 본 발명에 따르면, 니켈/코발트의 이중 레이어 형성에 따라 N-폴리 및 P-폴리간의 저항 차를 낮출 수 있고 셸로우 정션을 위한 실리콘의 소모를 줄일 뿐만 아니라 실리사이드 형성 후 후속으로 이어지는 열공정에 대한 열 안정성 개선을 가져온다는 이점이 있다.
도 1은 종래의 코발트/니켈 레이어 사용에 따른 폴리간의 저항차를 나타낸 그래프
도 2는 종래의 코발트/니켈 레이어 사용에 따른 N-active 영역의 불안정한 열특성을 나타낸 그래프.
도 3a 내지 도 3c는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 공정단면도들
도 4는 본 발명에 의한 니켈/코발트 레이어 사용에 따른 폴리간의 작은 저항차를 나타낸 그래프
도 5는 본 발명에 의한 니켈/코발트 레이어 사용에 따른 N-active 영역의 열 안정이 이루어짐을 나타낸 그래프.
- 도면의 주요 부분에 대한 설명 -
10 : 실리콘 기판 15 : 소자분리막
20 : 게이트 산화막 30 : 폴리실리콘
40 : 소스/드레인 영역 45 : 스페이서
50 : 니켈 55 : 실리사이드층
60 : 코발트
Claims (6)
- 트랜지스터가 형성된 실리콘 기판 상에 니켈 및 코발트를 순차적으로 증착하는 단계와,상기 결과물을 RTP 열처리하여 실리사이드층을 형성하는 단계와,어닐링 및 습식각을 진행하는 단계를 포함하여 이루어지는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 니켈은 진공도 1mTorr, 기판거리 15cm, 온도는 기판온도와 같은 조건으로 하여 100Å의 두께만큼 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 코발트는 진공도 1mTorr, 기판거리 15cm, 온도는 기판온도와 같은 조건으로 하여 10Å의 두께만큼 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 RTP는 500~700℃의 온도에서 30초, 60초, 90초간 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 어닐링은 650℃ 또는 700℃의 온도에서 30분간 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 습식각은 H2SO4 : H2O2를 4:1의 비율로 혼합하여 15분간 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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