KR20050097648A - 적층형 반도체 칩 패키지 - Google Patents
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Abstract
적층형 반도체 칩 패키지가 개시된다. 제1반도체 칩이 실장된 제1인쇄회로기판과 상기 제1반도체 칩의 신호를 입출력하기 위한 제1솔더볼들 및 상기 제1반도체 칩을 보호하기 위한 제1몰드부를 갖는 제1패키지와, 제2반도체 칩이 실장된 제2인쇄회로기판과 상기 제1솔더볼들과 서로 마주하게 배치되는 밀러 볼 구조로 형성되고, 상기 제2반도체 칩의 신호를 입출력하기 위한 제2솔더볼들 및 상기 제2반도체 칩을 보호하기 위한 제2몰드부를 갖는 제2패키지 및 상기 제1솔더볼들과 상기 제2솔더볼들이 서로 마주하는 사이에 위치하는 리드 프레임을 포함한다. 따라서, 다양한 형태의 적층형 반도체 칩 패키지의 구현이 가능하다.
Description
본 발명은 적층형 반도체 칩 패키지에 관한 것으로서, 보다 상세하게는 적어도 두 개의 반도체 칩들을 적층하는 형태의 패키지에 관한 것이다.
일반적으로, 반도체 장치와 그에 대한 패키지 기술은 상호 부합되어 고밀도화, 고속도화, 소형화 및 박형화를 목표로 계속적인 발전을 거듭하고 있다. 특히, 반도체 칩 패키지의 구조에 있어서 핀 삽입형에서 표면 실장형으로 급격히 진행되어 인쇄회로기판에 대한 실장 밀도를 높여오고 있다.
이와 같이, 실장 밀도를 높이기 위한 형태로서 최근에 개발된 반도체 칩 패키지로서 FBGA(fine-pitch ball grid array) 패키지가 있고, 더욱이 이를 적층형으로 활용하고 있다.
여기서, 상기 적층형 반도체 칩 패키지의 경우에는 반도체 칩들을 평면적 구조로 계속적으로 적층한 형태를 갖는 것이 일반적이다. 때문에, 다양한 구조를 갖는 최근의 전자 기기에 장착하게에는 그 한계가 있다. 즉, 상기 적층형 반도체 칩 패키지를 다양한 형태로 변형이 용이하지 않기 때문인 것이다.
따라서, 종래의 적층형 반도체 칩 패키지는 다양한 형태의 적층이 용이하지 않기 때문에 그 적용에 한계가 있는 문제점을 갖는다.
본 발명의 목적은 높은 실장 밀도를 갖는 적층형 반도체 칩 패키지를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 적층형 반도체 칩 패키지는,
일면에 제1반도체 칩이 실장된 제1인쇄회로기판과 상기 제1반도체 칩이 실장되지 않은 반대면에 형성되고, 상기 제1반도체 칩의 신호를 입출력하기 위한 제1솔더볼들 및 상기 제1반도체 칩을 보호하기 위한 제1몰드부를 갖는 제1패키지;
일면에 제2반도체 칩이 실장된 제2인쇄회로기판과 상기 제2반도체 칩이 실장되지 않은 반대면에 상기 제1솔더볼들과 서로 마주하게 배치되는 밀러 볼 구조로 형성되고, 상기 제2반도체 칩의 신호를 입출력하기 위한 제2솔더볼들 및 상기 제2반도체 칩을 보호하기 위한 제2몰드부를 갖는 제2패키지; 및
상기 제1패키지의 제1솔더볼들과 상기 제2패키지의 제2솔더볼들이 서로 마주하는 사이에 위치하고, 상기 제1솔더볼들 및 상기 제2솔더볼들과 면접함으로서 상기 제1솔더볼들과 상기 제2솔더볼들의 신호를 입출력하기 위한 리드 프레임을 포함한다.
여기서, 상기 리드 프레임은 구부림이 가능한 유연성 재질로 형성된 것이 바람직하다. 이는, 다양한 형태로의 변경을 위함이다.
이와 같이, 본 발명은 일반적인 반도체 칩 패키지와 밀러 볼 구조의 반도체 칩 패키지를 적층한 반도체 칩 패키지를 구현한다. 따라서, 종래의 획일적인 적층형 반도체 칩 패키지가 아니라 다양한 형태의 적용이 가능한 반도체 칩 패키지를 구현하는 것이다. 아울러, 다양한 형태의 적층형 반도체 칩 패키지의 구현이 가능함으로서 실장 밀도를 보다 높일 수 있다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 적층형 반도체 칩 패키지를 나타내는 개략적인 도면이다.
도 1을 참조하면, 제1패키지(10)와 제2패키지(20)가 서로 마주보도록 적층된 형태의 반도체 칩 패키지를 나타낸다.
상기 제1패키지(10)는 일면에 제1반도체 칩(10a)이 실장된 제1인쇄회로기판(10b)을 포함한다. 그리고, 상기 제1반도체 칩(10a)이 실장되지 않은 제1인쇄회로기판(10b)의 반대면에는 제1솔더볼(10c)들이 형성된다. 이에 따라, 상기 제1솔더볼(10c)들을 통하여 상기 제1반도체 칩(10a)의 신호 입출력이 이루어진다. 아울러, 상기 제1패키지(10)는 상기 제1반도체 칩(10a)을 보호하기 위한 제1몰드부(10d)를 갖는다.
상기 제2패키지(20)는 일면에 제2반도체 칩(20a)이 실장된 제2인쇄회로기판(20b)을 포함한다. 그리고, 상기 제2반도체 칩(20a)이 실장되지 않은 제2인쇄회로기판(20b)의 반대면에는 제2솔더볼(20c)들이 형성된다. 이에 따라, 상기 제2솔더볼(20c)들을 통하여 상기 제2반도체 칩(20a)의 신호 입출력이 이루어진다. 특히, 상기 제2솔더볼(20b)들은 제1솔더볼(20a)들과 서로 마주하게 배치되는 밀러 볼 구조로 형성된다. 아울러, 상기 제2패키지(20)는 상기 제2반도체 칩(20a)을 보호하기 위한 제2몰드부(20d)를 갖는다.
그리고, 상기 적층형 반도체 칩 패키지는 상기 제1패키지(10)의 제1솔더볼(10c)들과 상기 제2패키지(20)의 제2솔더볼(20c)들이 서로 마주하는 사이에 위치하는 리드 프레임(30)을 포함한다. 이때, 상기 리드 프레임(30)은 솔더링을 통하여 상기 제1솔더볼(10c)들 및 상기 제2솔더볼(20c)들과 면접하는 형태를 갖는다. 따라서, 상기 제1솔더볼(10c)들과 상기 제2솔더볼(20c)들의 신호를 외부로 입출력한다.
이와 같이, 상기 적층형 반도체 칩 패키지는 패키지의 단순한 적층이 아니라 서로 마주하도록 적층시킨다. 따라서, 다양한 형태의 적층이 가능할 뿐만 아니라 실장 면적을 높일 수도 있다.
이하, 상기 적층형 반도체 칩 패키지를 형성하는 방법에 대하여 설명하기로 한다.
도 2a 내지 도 2c는 도 1의 적층형 반도체 칩 패키지를 제조하는 방법을 설명하기 위한 개략적인 도면들이고, 도 3은 도 2a의 Ⅲ-Ⅲ을 자른 단면도이고, 도 4는 도 2b의 Ⅳ-Ⅳ를 자른 단면도이고, 도 5는 도 1의 제1패키지의 제1솔더볼들의 배치를 나타내는 도면이고, 도 6은 도 1의 제2패키지의 제2솔더볼들의 배치를 나타내는 도면이다.
도 2a 및 도 3을 참조하면, 제1패키지(10)를 마련한다. 이때, 제1패키지(10)는 파인 피치 볼 그리드 어레이 구조를 갖는다. 도 2b 및 도 4를 참조하면, 상기 제1패키지(10)의 제1솔더볼(10c)들 각각과 접촉 즉, 면접이 가능하도록 리드 프레임(30)을 연결한다. 이때, 상기 리드 프레임(30)과 제1솔더볼(10c)들의 연결은 솔더링에 의해 달성된다. 이와 같이, 제1패키지(10)의 제1솔더볼(10c)들 각각에 리드 프레임을 연결시킨다. 도 2c를 참조하면, 제2패키지(20)를 마련한다. 마찬가지로, 상기 제2패키지(20)도 파인 피치 볼 그리드 어레이 구조를 갖는다. 그리고, 상기 제2패키지(20)의 제2솔더볼(20c)들은, 도 5 및 도 6에 도시된 바와 같이, 상기 제1패키지(10)의 제1솔더볼(10c)들과 서로 마주하게 배치시킨다. 즉, 상기 제2패키지(20)의 제2솔더볼(20c)들은 상기 제1패키지(10)의 제1솔더볼(10c)들을 기준으로 밀러 볼 구조로 배치되는 것이다.
이와 같이, 상기 밀러 볼 구조로 배치된 제2패키지(20)의 제2솔더볼(20c)들을 상기 제1패키지(10)의 제1솔더볼(10c)들과 마주하도록 위치시킨다. 그리고, 상기 제2솔더볼(20c)들을 솔더링을 통하여 상기 리드 프레임(30)에 연결시킨다. 이에 따라, 제1솔더볼(10c)들과 제2솔더볼(20c)들이 리드 프레임(30)을 사이에 두고 마주하는 타입의 적층형 반도체 칩 패키지를 획득한다.
아울러, 도 1의 실시예에서는 리드 프레임의 경우 일반적인 형태를 갖도록 형성한다. 하지만, 상기 리드 프레임을 유연성 재질로 형성함으로서 다양한 형태로 변경이 가능하다. 즉, 도 7에 도시된 바와 같이, 갈매기(gull) 형태로 형성하거나, 도 8에 도시된 바와 같이, 회로가 형성된 형태로 만들 수 있다. 여기서, 도 8의 경우에는 리드 프레임 대신에 유연성 재질로 만든 회로기판을 사용할 수도 있다.
본 발명에 의하면, 기준 패키지와 밀러 구조 패키지를 적층한 반도체 칩 패키지를 획득할 수 있다. 따라서, 다양한 형태의 적층형 반도체 칩 패키지의 구현이 가능하다. 때문에, 최근의 다양한 디자인을 갖는 전자 기기에 보다 적극적으로 활용할 수 있다. 또한, 리드 프레임을 사이에 두고 적층하는 구조를 갖기 때문에 보다 높은 실장 면적을 갖는 반도체 칩 패키지의 제공이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 적층형 반도체 칩 패키지를 나타내는 개략적인 도면이다.
도 2a 내지 도 2c는 도 1의 적층형 반도체 칩 패키지를 제조하는 방법을 설명하기 위한 개략적인 도면들이다.
도 3은 도 2a의 Ⅲ-Ⅲ을 자른 단면도이다.
도 4는 도 2b의 Ⅳ-Ⅳ를 자른 단면도이다.
도 5는 도 1의 제1패키지의 제1솔더볼들의 배치를 나타내는 도면이다.
도 6은 도 1의 제2패키지의 제2솔더볼들의 배치를 나타내는 도면이다.
도 7 및 도 8은 본 발명의 다른 실시예들의 적층형 반도체 칩 패키지를 나타내는 개략적인 도면들이다.
Claims (2)
- 일면에 제1반도체 칩이 실장된 제1인쇄회로기판과 상기 제1반도체 칩이 실장되지 않은 반대면에 형성되고, 상기 제1반도체 칩의 신호를 입출력하기 위한 제1솔더볼들 및 상기 제1반도체 칩을 보호하기 위한 제1몰드부를 갖는 제1패키지;일면에 제2반도체 칩이 실장된 제2인쇄회로기판과 상기 제2반도체 칩이 실장되지 않은 반대면에 상기 제1솔더볼들과 서로 마주하게 배치되는 밀러 볼 구조로 형성되고, 상기 제2반도체 칩의 신호를 입출력하기 위한 제2솔더볼들 및 상기 제2반도체 칩을 보호하기 위한 제2몰드부를 갖는 제2패키지; 및상기 제1패키지의 제1솔더볼들과 상기 제2패키지의 제2솔더볼들이 서로 마주하는 사이에 위치하고, 상기 제1솔더볼들 및 상기 제2솔더볼들과 면접함으로서 상기 제1솔더볼들과 상기 제2솔더볼들의 신호를 입출력하기 위한 리드 프레임을 포함하는 적층형 반도체 칩 패키지.
- 제1항에 있어서, 상기 리드 프레임은 구부림이 가능한 유연성 재질로 형성된 것을 특징으로 하는 적층형 반도체 칩 패키지.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040022837A KR20050097648A (ko) | 2004-04-02 | 2004-04-02 | 적층형 반도체 칩 패키지 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040022837A KR20050097648A (ko) | 2004-04-02 | 2004-04-02 | 적층형 반도체 칩 패키지 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020040022837A KR20050097648A (ko) | 2004-04-02 | 2004-04-02 | 적층형 반도체 칩 패키지 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050097648A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9484836B2 (en) | 2011-06-30 | 2016-11-01 | Panasonic Intellectual Property Management Co., Ltd. | Inverter that converts DC power into AC power |
-
2004
- 2004-04-02 KR KR1020040022837A patent/KR20050097648A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9484836B2 (en) | 2011-06-30 | 2016-11-01 | Panasonic Intellectual Property Management Co., Ltd. | Inverter that converts DC power into AC power |
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