KR20070046345A - 적층형 패키지 - Google Patents

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Abstract

개시된 적층형 패키지는, 중심부에 상부 칩이 실장되고, 양측에 다운 V된 한 쌍의 상부 밸런스 리드가 각각 마련되며, 한 쌍의 상부 밸런스 리드 중 어느 일측 상부 밸런스 리드의 표면적이 타측 상부 밸런스 리드의 표면적보다 더 큰 상부 리드 프레임; 상부 리드 프레임에 이격 대향하고, 중심부에 하부 칩이 실장되고, 양측에 다운 V된 한 쌍의 하부 밸런스 리드가 각각 마련되며, 한 쌍의 하부 밸런스 리드 중 어느 일측 하부 밸런스 리드의 표면적이 타측 하부 밸런스 리드의 표면적보다 더 크며, 표면적이 더 작은 하부 밸런스 리드와 표면적이 더 작은 상부 밸런스 리드의 일측단부가 서로 마주하는 하부 리드 프레임; 표면적이 더 큰 상부 밸런스 리드의 일측단부 및 표면적이 작은 하부 밸런스 리드와, 표면적이 작은 상부 밸런스 리드 및 표면적이 더 큰 하부 밸런스 리드를 연결하는 솔더층; 및 표면적이 더 큰 상부 밸런스 리드와 표면적이 더 큰 하부 밸런스 리드의 마주보는 면 사이에 삽입된 유전층을 포함함으로써, 파워 노이즈를 감소시키기 위하여 별도로 마련하던 캐패시터 대신 마주보는 상부 밸런스 리드와 하부 배런스 리드의 표면적을 넓게 하고, 그 사이에 유전층을 개재시켜 VDD와 VSS 사이의 캐패시턴스를 증가시킴에 의해 파워 노이즈를 감소시킬 수 있는 효과를 제공한다.

Description

적층형 패키지{Stack type package}
도 1은 본 발명의 일 실시예에 따른 적층형 패키지를 나타낸 단면도,
도 2는 도 1의 상부 리드 프레임을 나타낸 평면도,
도 3은 도 1의 상부 밸런스 리드와 하부 밸런스 리드의 연결 형태를 나타낸 단면도.
<도면의 주요부분에 대한 부호의 설명>
100... 적층형 패키지 110... 상부 리드 프레임
111... 상부 밸런스 리드 120... 하부 리드 프레임
121... 하부 밸런스 리드 140... 솔더층
150... 유전층
본 발명은 적층형 패키지에 관한 것으로서, 특히 리드 프레임에 마련된 밸런스 리드의 구조 변경에 의한 파워 노이즈를 감소시킬 수 있는 적층형 패키지에 관한 것이다.
반도체 패키지는 웨이퍼 공정에 의해 만들어진 개개의 칩을 실제 전자 부품 으로써 사용할 수 있도록 전기적 연결을 해주고, 외부의 충격으로부터 보호되도록 밀봉 포장한 것을 말하며, 최근 고용량, 고집적, 초소형화된 반도체 제품에 대한 요구에 부응하기 위해 다양한 반도체 패키지들이 개발되고 있다.
이러한 다양한 패키지 중 패키지 내부에 다수의 칩을 적층하여 고용량, 고집적화 등에 부응하기 위한 적층형 패키지가 출현하였다.
그런데, 이러한 적층형 패키지가 마련된 메모리 모듈이나 적층형 패키지 내의 칩에는 전압 강하에 의하여 파워 노이즈가 발생하게 된다.
이 파워 노이즈의 발생을 감소시키기 위하여 종래에는 캐패시터를 VDD와 VSS에 병렬로 연결하는 방법을 사용하고 있다.
그런데, 이와 같은 경우 칩을 실장하는 기판에 캐패시터를 마련하기 위한 별도의 공간이 필요하여, 패키지의 크기가 커지고, 또한 별도의 캐패시터를 마련하여야 하므로 비경제적인 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위하여 창출된 것으로서, 캐패시터의 추가없이 파워 노이즈를 줄일 수 있는 개선된 적층형 패키지를 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 적층형 패키지는, 중심부에 상부 칩이 실장되고, 양측에 다운 V된 한 쌍의 상부 밸런스 리드가 각각 마련되며, 상기 한 쌍의 상부 밸런스 리드 중 어느 일측 상부 밸런스 리드의 표면적이 타측 상부 밸런스 리드의 표면적보다 더 큰 상부 리드 프레임; 상기 상부 리드 프레임에 이격 대향하고, 중심부에 하부 칩이 실장되고, 양측에 다운 V된 한 쌍의 하부 밸런스 리드가 각각 마련되며, 상기 한 쌍의 하부 밸런스 리드 중 어느 일측 하부 밸런스 리드의 표면적이 타측 하부 밸런스 리드의 표면적보다 더 크며, 상기 표면적이 더 작은 하부 밸런스 리드와 상기 표면적이 더 작은 상부 밸런스 리드의 일측단부가 서로 마주하는 하부 리드 프레임; 상기 표면적이 더 큰 상부 밸런스 리드의 일측단부 및 상기 표면적이 작은 하부 밸런스 리드와, 상기 표면적이 작은 상부 밸런스 리드 및 상기 표면적이 더 큰 하부 밸런스 리드를 연결하는 솔더층; 및 상기 표면적이 더 큰 상부 밸런스 리드와 상기 표면적이 더 큰 하부 밸런스 리드의 마주보는 면 사이에 삽입된 유전층을 포함한 것이 바람직하다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 적층형 패키지를 나타낸 단면도이다.
도면을 참조하면, 적층형 패키지(100)는 상부 칩(160)이 실장된 상부 리드 프레임(110)과, 하부 칩(170)이 실장된 하부 리드 프레임(120) 및 상부 칩(160)과 하부 칩(170)을 외부로부터 보호하기 위하여 몰딩된 EMC(130)를 포함한다.
상부 리드 프레임(110)은 도 2에 도시된 바와 같이 양측 각각에 다운 V된 한 쌍의 상부 밸런스 리드(111)가 마련되고, 상부 밸런스 리드(111)가 마련된 축과 교차하는 축 양측 각각에는 다수의 핀(112)이 마련된다.
한 쌍의 상부 밸런스 리드(111) 중 일측에 마련되는 상부 밸런스 리드(111a) 는 타측에 수평 방향으로 이격되어 마련되는 상부 밸런스 리드(111b)보다 표면적이 더 큰 사다리꼴 형상을 가진다.
하부 리드 프레임(120)은 상부 리드 프레임(110)과 동일한 형상을 가지며, 상부 리드 프레임(110)에 수직 방향으로 180도 회전된 상태로 이격되어 있다. 즉, 상부 리드 프레임(110)과 하부 리드 프레임(120)은 거울 대칭 관계를 갖는다.
그리고 적층형 패키지(100)가 인쇄회로기판(미도시)에 실장되도록, 단지 다수의 핀(122)에 아우터 리드(123)가 마련되어 있다.
따라서, 도 3과 같이 한 쌍의 상부 밸런스 리드(111) 중 표면적이 더 큰 측의 상부 밸런스 리드(111a) 일측단부는 한 쌍의 하부 밸런스 리드(121) 중 표면적이 상대적으로 작은 측의 하부 밸런스 리드(121b)와 마주보고, 상대적으로 작은 표면적을 가지는 상부 밸런스 리드(111b)는 표면적이 큰 하부 밸런스 리드(121a)의 타측단부와 마주한다.
그리고 표면적이 더 큰 측의 상부 밸런스 리드(111a) 일측단부와 표면적이 상대적으로 작은 측의 하부 밸런스 리드(121b) 사이에는 솔더층(140)이 삽입되어, 상부 밸런스 리드(111)와 하부 밸런스 리드(121)를 전기적 및 구조적으로 연결한다.
마찬가지로, 표면적이 더 큰 측의 하부 밸런스 리드(121a) 일측단부와 표면적이 상대적으로 작은 측의 상부 밸런스 리드(111b) 사이에도 솔더층(140)이 삽입되어, 상부 밸런스 리드(111)와 하부 밸런스 리드(121)를 전기적 및 구조적으로 연결한다.
그리고 표면적이 상대적으로 큰 상부 밸런스 리드(111a)와 하부 밸런스 리드(121a) 사이에는 접착성을 갖는 유전층(150)이 삽입되어 상부 밸런스 리드(111)와 하부 밸런스 리드(121)를 구조적으로 연결한다.
이와 같은 구조의 적층형 패키지(100)에 의하면, EMC 몰딩 플로우를 좋게 하기 위하여 사용하던 밸런스 리드의 구조를 변경함으로써, 즉 일측에서 솔더층(140)에 의하여 전기적으로 연결된 상부 밸런스 리드(111a)와 하부 밸런스 리드(121b)에 VDD가 걸리고, 타측에서 솔더층(140)에 의하여 전기적으로 연결된 상부 밸런스 리드(111b)와 하부 밸런스 리드(121a)에 VSS가 걸리게 되며, 표면적이 상대적으로 넓은 상부 밸런스 리드(111a)와 하부 밸런스 리드(121a) 사이에 유전층(150)이 개재되므로써, C=εA/d의 공식에 의하여 캐패시턴스의 값을 증가시켜 파워 노이즈의 발생을 감소시킬 수 있게 된다.
따라서, 파워 노이즈 감소를 위해 종래와 같이 별도의 캐패시터를 마련할 필요가 없게 되어 패키지의 소형화에 이바지할 수 있고, 또한 경제적인 패키지 제조에 이바지할 수 있게 된다.
미설명 부호 180은 와이어, 190은 접착 테입이다.
상술한 바와 같이 본 발명의 적층형 패키지에 의하면, 파워 노이즈를 감소시키기 위하여 별도로 마련하던 캐패시터 대신 마주보는 상부 밸런스 리드와 하부 배런스 리드의 표면적을 넓게 하고, 그 사이에 유전층을 개재시킴으로써, VDD와 VSS 사이의 캐패시턴스를 증가시킴에 의해 파워 노이즈를 감소시킬 수 있는 효과를 제 공한다.
본 발명은 상기에 설명되고 도면에 예시된 것에 의해 한정되는 것은 아니며, 다음에 기재되는 청구의 범위 내에서 더 많은 변형 및 변용예가 가능한 것임은 물론이다.

Claims (1)

  1. 중심부에 상부 칩이 실장되고, 양측에 다운 V된 한 쌍의 상부 밸런스 리드가 각각 마련되며, 상기 한 쌍의 상부 밸런스 리드 중 어느 일측 상부 밸런스 리드의 표면적이 타측 상부 밸런스 리드의 표면적보다 더 큰 상부 리드 프레임;
    상기 상부 리드 프레임에 이격 대향하고, 중심부에 하부 칩이 실장되고, 양측에 다운 V된 한 쌍의 하부 밸런스 리드가 각각 마련되며, 상기 한 쌍의 하부 밸런스 리드 중 어느 일측 하부 밸런스 리드의 표면적이 타측 하부 밸런스 리드의 표면적보다 더 크며, 상기 표면적이 더 작은 하부 밸런스 리드와 상기 표면적이 더 작은 상부 밸런스 리드의 일측단부가 서로 마주하는 하부 리드 프레임;
    상기 표면적이 더 큰 상부 밸런스 리드의 일측단부 및 상기 표면적이 작은 하부 밸런스 리드와, 상기 표면적이 작은 상부 밸런스 리드 및 상기 표면적이 더 큰 하부 밸런스 리드를 연결하는 솔더층; 및
    상기 표면적이 더 큰 상부 밸런스 리드와 상기 표면적이 더 큰 하부 밸런스 리드의 마주보는 면 사이에 삽입된 유전층을 포함한 것을 특징으로 하는 적층형 패키지.
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* Cited by examiner, † Cited by third party
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