KR20050095218A

KR20050095218A - Method for manufacturing high voltage device

Info

Publication number: KR20050095218A
Application number: KR1020040020457A
Authority: KR
Inventors: 조준희
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2004-03-25
Filing date: 2004-03-25
Publication date: 2005-09-29

Abstract

본 발명은 고전압 소자 LDD 형성시 별도의 포토 마스크없이 LDD 스페이서를 임플란트 스크린막으로 이용함으로써 포토마스크 오버레이에 의한 LDD 길이 변화를 방지할 수 있는 고전압 소자의 제조 방법에 관한 것으로, 상기 고전압 소자의 제조 방법은 소정의 하부가 형성된 반도체 기판에 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 형성한 결과물에 LDD 용 이온 주입을 실시하는 단계와; 상기 게이트 전극 측벽에 스페이서를 형성한 후 상기 LDD 이온 주입과 반대 타입의 이온을 주입하는 단계를 포함하는 것을 특징으로 한다. The present invention relates to a method of manufacturing a high voltage device capable of preventing a change in LDD length due to a photomask overlay by using an LDD spacer as an implant screen film without a separate photo mask when forming a high voltage device LDD. Forming a gate electrode on a semiconductor substrate on which a predetermined lower portion is formed; Performing ion implantation for LDD on the resultant of forming the gate electrode; And forming a spacer on a sidewall of the gate electrode and implanting ions of a type opposite to that of the LDD ion implantation.

Description

Method for manufacturing high voltage device

본 발명은 고전압 소자의 제조 방법에 관한 것으로, 보다 상세하게는 고전압 소자 LDD 형성시 별도의 포토 마스크없이 LDD 스페이서를 임플란트 스크린막으로 이용함으로써 포토마스크 오버레이에 의한 LDD 길이 변화를 방지할 수 있는 고전압 소자의 제조 방법에 관한 것이다. The present invention relates to a method for manufacturing a high voltage device, and more particularly, a high voltage device capable of preventing a change in LDD length due to a photomask overlay by using an LDD spacer as an implant screen film without a separate photo mask when forming a high voltage device LDD. It relates to a method for producing.

일반적으로 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우 집적 회로는 내부에 고전압 제어를 위한 소자가 필요하게 되고, 이러한 소자는 높은 항복 전압(Breakdown Voltage)을 갖는 구조를 필요로 한다.In general, when an external system using a high voltage is controlled by an integrated circuit, an integrated circuit needs an element for high voltage control therein, and such a device requires a structure having a high breakdown voltage.

즉, 고전압이 집적 인가되는 트랜지스터의 드레인 또는 소오스에 있어서는 드레인 및 소오스와 반도체 기판 사이의 펀치 쓰루(Punch-Through) 전압과 상기 드레인 및 소오스와 웰(Well) 또는 기판 사이의 항복 전압(Breakdown Voltage)이 상기 고전압보다 커야 한다.That is, in a drain or source of a transistor to which a high voltage is integrated, a punch-through voltage between the drain and the source and the semiconductor substrate, and a breakdown voltage between the drain and the source and the well or the substrate It must be greater than this high voltage.

상기 고전압보다 높은 항복 전압을 확보하기 위하여 기존의 MOSFET을 변형하한 LDMOS(Lateral diffused MOS)구조의 고전압 소자를 이용하게 되는데, 상기 LDMOS 고전압 소자는 소오스와 드레인 확산 사이가 채널 영역과 트리프트 영역으로 분리되어 있어 높은 항복 전압 특성을 나타낸다.In order to secure a breakdown voltage higher than the high voltage, a high voltage device having an LDMOS (Lateral Diffused MOS) structure in which a conventional MOSFET is modified is used. High breakdown voltage characteristics.

그런데, 상기 LDMOS 구조의 고전압 소자에서는 LDD(lightly doped drain) 영역 형성시에 LDD(lightly doped drain) 포토마스크를 임플란트 스크린막으로 도펀트 주입을 실시하게되는데, 이로 인하여 추가적인 마스크 공정이 필요하며 포토마스크 공정시에 오버레이에 의해 LDD(lightly doped drain) 길이가 흔들리게 되는 문제점이 발생하게 된다. However, in the high voltage device of the LDMOS structure, a dopant is implanted into an implant screen film using a lightly doped drain (LDD) photomask when forming a lightly doped drain (LDD) region, which requires an additional mask process and a photomask process. At the time, a problem occurs that the lightly doped drain (LDD) length is shaken by the overlay.

상기와 같은 문제점을 해결하기 위한 본 발명은 RF용 LDMOS의 LDD를 형성하기 위한 추가의 마스크 공정 없이 일반적인 로직 공정과 동일하게 LDD 스페이서를 임플란트 스크린막으로 이용함으로써 추가의 포토 마스크 공정을 진행하지 않도록 하기 위한 고전압 소자의 제조 방법을 제공하기 위한 것이다. In order to solve the above problems, the present invention does not perform an additional photo mask process by using an LDD spacer as an implant screen film in the same way as a general logic process without an additional mask process for forming an LDD of an RF LDMOS. An object of the present invention is to provide a method of manufacturing a high voltage device.

상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부가 형성된 반도체 기판에 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 형성한 결과물에 LDD 용 이온 주입을 실시하는 단계와; 상기 게이트 전극 측벽에 스페이서를 형성한 후 상기 LDD 이온 주입과 반대 타입의 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 고전압 소자의 제조 방법에 관한 것이다.The present invention for realizing the above object comprises the steps of forming a gate electrode on a semiconductor substrate having a predetermined lower portion; Performing ion implantation for LDD on the resultant of forming the gate electrode; And forming a spacer on sidewalls of the gate electrode and implanting ions of a type opposite to the LDD ion implantation.

이와 같이 상기 본 발명에 의한 고전압 소자의 제조 방법에 따르면, RF용 LDMOS의 LDD를 형성하기 위한 추가의 마스크 공정 없이 일반적인 로직 공정과 동일하게 LDD 스페이서를 마스크 레이어로 사용함으로써, 마스크 비용을 절감하고 공정을 단순화할 수 있다. As described above, according to the method of manufacturing the high voltage device according to the present invention, by using the LDD spacer as the mask layer in the same way as the general logic process without the additional mask process for forming the LDD of the RF LDMOS, the mask cost is reduced and the process is performed. Can be simplified.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as in the conventional configuration using the same reference numerals and names.

도1a 내지 도1c는 본 발명에 의한 고전압 소자의 제조 방법을 나타낸 간략한 공정 단면도이다. 1A to 1C are simplified process cross-sectional views showing a method for manufacturing a high voltage device according to the present invention.

우선, 도1a에 도시된 바와 같이 반도체 기판에 p형 또는 n형 반도체 기판 전면에 기판과 동일 타입의 저농도 불순물 이온을 주입하여 상기 반도체 기판의 표면내에 소정깊이를 갖는 웰(100)을 형성한다.First, as shown in FIG. 1A, a well concentration 100 having a predetermined depth is formed in the surface of the semiconductor substrate by implanting low concentration impurity ions of the same type as the substrate onto the p-type or n-type semiconductor substrate.

이때, 상기 이온 주입은 p형의 보론을 사용하고, n형의 경우 포스포러스 또는 아세닉을 주입하며, 기판 구조는 SOI구조로 형성할 수 있다. In this case, the ion implantation may use a p-type boron, in the case of n-type implantation of phosphorus or arsenic, the substrate structure may be formed of an SOI structure.

그런 다음, 상기 반도체 기판의 일정 영역에 웰(100)에 주입된 불순물 농도보다 농도가 높은 반대 타입의 불순물, p웰은 n형 불순물, n웰은 p형 불순물 이온을 주입하여 일정한 간격을 갖는 드리프트 영역(102)을 형성한다.Then, an opposite type of impurity having a higher concentration than that of the impurity implanted in the well 100 in a predetermined region of the semiconductor substrate, p-well is n-type impurity, and n-well is p-type impurity ion is injected to drift at regular intervals. Area 102 is formed.

여기서 상기 드리프트 영역은 도시하지 않았지만, 반도체 기판(100)상에 산화막을 형성한 후, 상기 산화막 상에 포토레지스트를 도포하고, 노광 및 현상하여 상기 산화막의 일부를 노출시키는 패턴을 형성한다.Although the drift region is not shown here, an oxide film is formed on the semiconductor substrate 100, and then a photoresist is applied on the oxide film, followed by exposure and development to form a pattern for exposing a portion of the oxide film.

그리고 나서, 포토레지스트를 이온주입 마스크로 사용하며, 상기 산화막을 이온주입버퍼로 사용하는 이온주입공정으로 상기 반도체 기판의 일부에 상호 소정거리 이격되는 드리프트 영역(102)을 형성한다.A drift region 102 is then formed on a portion of the semiconductor substrate by a ion implantation process using a photoresist as an ion implantation mask and using the oxide film as an ion implantation buffer.

그리고 도시되지는 않지만 상기 드리프트 영역이 형성된 결과물에 소자 격리를 위한 소자 분리막을 형성한다.Although not shown, an isolation layer for device isolation is formed on the resultant in which the drift region is formed.

이어서, 고전압 소자의 게이트에 걸리는 전압에 맞는 두께를 갖는 게이트 산화막(104)을 형성하고, 상기 게이트 산화막(104)상에 폴리 실리콘막(106)을 형성한 후, 포토 및 식각공정을 통해 폴리 실리콘층을 선택적으로 게이트 전극을 형성한다. Subsequently, a gate oxide film 104 having a thickness corresponding to a voltage applied to the gate of the high voltage device is formed, and a polysilicon film 106 is formed on the gate oxide film 104, and then, polysilicon is formed through a photo and etching process. The layer optionally forms a gate electrode.

그리고 나서, LDD(lightly doped drain) 영역을 형성하기 위하여 저농도의 불순물(108) 이온 주입을 실시한 후 도1b에 도시된 바와 같이 게이트 전극의 양측벽에 LDD 스페이서를 형성한 다.Then, low concentration impurity 108 ions are implanted to form a lightly doped drain (LDD) region, and then LDD spacers are formed on both sidewalls of the gate electrode as shown in FIG. 1B.

이후, 도1c에 도시된 바와 같이 상기 LDD(lightly doped drain)와 반대 타입의 고농도 불순물 이온(110)을 주입하여 LDD 영역(108')을 형성한다.Thereafter, as shown in FIG. 1C, the LDD region 108 ′ is formed by implanting a high concentration of impurity ions 110 opposite to the lightly doped drain (LDD).

이와 같이 본 발명에 의한 고전압 소자의 제조 방법에 의하면, LDD 영역 형성시 포토레지스트 패턴을 임플란트 스크린막으로 이용하지 않고, 일반적인 로직 소자의 LDD 형성 방법과 동일하게 LDD 스페이서를 임플란트 스크린막으로 이용함으로써 포토마스크 공정을 추가하지 않아 공정을 단순화할 뿐만 아니라, 포토레지스트 패턴의 오버레이에 의한 LDD 길이 변화를 방지할 수 있다. As described above, according to the method of manufacturing the high voltage device according to the present invention, the photoresist pattern is not used as an implant screen film when forming an LDD region, and the LDD spacer is used as an implant screen film in the same way as the LDD formation method of a general logic device. The addition of a mask process not only simplifies the process but also prevents LDD length changes due to overlay of the photoresist pattern.

상기한 바와 같이 본 발명은 RF용 LDMOS의 LDD를 형성하기 위한 추가의 마스크 공정 없이 일반적인 로직 공정과 동일하게 LDD 스페이서를 마스크 레이어로 사용함으로써, 마스크 비용을 절감하고 공정을 단순화할 수 있는 이점이 있다.As described above, the present invention has the advantage of reducing the mask cost and simplifying the process by using the LDD spacer as the mask layer in the same way as the general logic process without the additional mask process for forming the LDD of the RF LDMOS. .

또한, 포토마스크 공정에 의한 오버레이에 의한 LDD 길이 변화를 원천 방지함으로써 LDD 길이의 균일성을 확보하여 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.In addition, by preventing the LDD length change caused by the overlay by the photomask process, there is an advantage that the uniformity of the LDD length can be secured to improve the reliability of the device.

- 도면의 주요부분에 대한 부호의 설명 - -Explanation of symbols for the main parts of the drawings-

100 : 웰 102 : 드리프트 영역100 well 102 drift region

104 : 게이트 산화막 106 : 게이트 폴리실리콘막104: gate oxide film 106: gate polysilicon film

108 : 저농도 불순물 영역 108: low concentration impurity region

Claims

Forming a gate electrode on a semiconductor substrate having a predetermined lower portion formed thereon;

Performing ion implantation for LDD on the resultant of forming the gate electrode;

Forming spacers on the sidewalls of the gate electrode and implanting ions of the opposite type to the LDD ion implantation.

Method of manufacturing a high voltage device, characterized in that it comprises.