KR20050073310A - 플래시 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 본 발명은 고전압 소자용 게이트 산화막을 형성한 다음, 소자 분리막과 플래시 소자용 플로팅 게이트 전극을 자기 정렬 방식으로 형성함으로써, 폴리 실리콘막을 제거한 만큼의 종횡비를 감소시켜 소자 분리용 트렌치 매립을 용이하게 할 수 있으며, 플래시 메모리 셀 영역에 형성된 고전압 소자용 게이트 산화막을 소자 분리막형성 후, 제거하여 소자 분리막 돌출부를 형성하고, 이로인해 플로팅 게이트 전극간이 좁은 스페이스를 확보할 수 있고, 터널 산화막 전처리 세정 공정을 통해 고전압 소자용 게이트 산화막 상부의 오렴된 부분의 산화막을 제거하고, 산화 공정을 통해 추가 두께를 확보하여 우수한 특성을 고전압 소자용 게이트 산화막을 형성할 수 있고, 소자 분리막 돌출부간의 간격을 더 좁게 제어할 수 있는 플래시 메모리 소자의 제조 방법을 제공한다.
Description
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히, 균일한 셀 형성 및 고전압 소자영역에 두꺼운 게이트 산화막을 형성할 수 있는 방법에 관한 것이다.
종래의 0.09㎛ 급의 낸드 플래시 소자를 구현함에 있어서는 자기 정렬 셀로우 트렌지 아이솔레이션 공정을 실시하여 고전압 게이트 산화막과 터널 산화막을 형성한 다음, 폴리 실리콘막 및 패드 질화막을 형성하고, 이를 패터닝 하여 트렌치를 형성하였다. 트렌치 식각시 종횡비가 매우 커서 트렌치를 매립하는데 있어서 문제가 발생하게 되고, 포토 마스크 작업의 한계로 인하여 플로팅 게이트 패터닝시에 적절한 스페이스를 유지하기 어려운 문제가 발생하였다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 고전압 소자용 게이트 산화막을 먼저 형성한 다음, 소자 분리막을 형성하고, 자기 정렬 방법으로 플로팅 게이트 전극을 형성하여 소자 분리용 트렌치의 매립과 플로팅 게이트 패터닝을 효과적으로 할 수 있는 플래시 메모리 소자의 제조 방법을 제공한다.
본 발명에 따른 고전압 소자용 제 1 영역과 플래시 메모리 셀 용 제 2 영역이 정의 되고, 웰 및 문턱 전압 조절을 위한 이온층이 형성된 반도체 기판이 제공되는 단계와, 상기 반도체 기판상에 고전압 소자용 산화막 및 패드 질화막을 형성한 다음, 상기 패드 산화막, 상기 고전압 소자용 산화막 및 상기 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하는 단계와, 필드 산화막을 이용하여 상기 트렌치를 매립한 다음, 패드 질화막 상의 상기 필드 산화막을 제거하여 소자 분리막을 형성하는 단계와, 상기 패드 질화막을 제거하여 상기 소자 분리막의 일부가 돌출되도록 하는 단계와, 상기 제 2 영역의 상기 고전압 소자용 산화막을 제거하는 단계 및 전체 구조상에 터널 산화막 및 제 1 폴리 실리콘막을 순차적으로 증착한 다음, 상기 소자 분리막의 돌출부를 정지막으로 하는 평탄화 공정을 통해 플로팅 게이트 전극을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법을 제공한다.
바람직하게, 상기 제 2 영역의 상기 고전압 소자용 산화막을 제거하는 단계는, 상기 제 2 영역을 개방하는 마스크 패턴을 형성하는 단계 및 상기 마스크 패턴을 식각 방지막으로 하여 BOE 또는 Piranha(H2SO4 + H2O2) 배스(Bath)를 이용한 습식 식각을 실시하여 상기 제 2 영역 상의 상기 고전압 소자용 게이트 산화막과 상기 마스크 패턴을 동시에 식각하는 단계를 포함하는 것이 효과적이다.
바람직하게, 상기 터널 산화막 증착 단계 전에, 전처리 세정공정을 실시하여 상기 제 2 영역 상에 잔류하는 불순물을 제거하고, 상기 제 1 영역에 형성된 상기 고전압 소자용 게이트 산화막의 일부를 식각하는 단계를 더 포함하는 것이 효과적이다.
바람직하게, 상기 플로팅 게이트 전극을 형성하는 단계 후, 상기 플로팅 게이트 전극의 표면적을 확보하기 위해 전처리 세정 공정을 통해 상기 소자 분리막 돌출부의 상부 일부를 제거하는 단계와, 전체 구조상에 유전체막, 제 2 폴리 실리콘막 및 금속막을 순차적으로 형성하는 단계 및 상기 금속막, 상기 제 2 폴리 실리콘막, 상기 유전체막 및 상기 플로팅 게이트 전극을 패터닝하여 플래시 소자용 게이트 전극을 형성하는 단계를 더 포함하는 것이 효과적이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1f는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 고전압 소자가 형성될 제 1 영역(A)과 플래시 메모리 셀이 형성될 제 2 영역(B)이 정의된 반도체 기판(10)에 웰과 문턱 전압 조절을 위한 이온주입을 실시하여 웰과 문턱전압 조절 이온층(미도시)을 형성한다. 웰은 트리플웰, N웰 및 P웰을 형성하는 것이 바람직하다. 상기 웰과 문턱 전압 조절 이온층이 형성된 반도체 기판(10) 상에 고전압 소자용 게이트 산화막(20)과 패드 질화막(30)을 형성한다. 패드 질화막(30) 상에 소자 분리용 트렌치 형성을 위한 감광막 패턴(35)을 형성한다.
상기 이온주입은 순수한 반도체 기판(10)상에 소정의 스크린 산화막(미도시)을 증착한 다음, 웰 및 문턱 전압 조절을 위한 이온층 형성을 위한 이온주입을 실시하는 것이 바람직하다. 이온주입후, 소정의 세정공정을 통해 상기 스크린 산화막을 제거할 수 있다.
고전압 소자용 게이트 산화막(20)은 최종 목표하는 두께에 대비하여 두껍게 증착하여 후속 세정공정으로 인한 산화막 오염층 제거 마진을 확보할 수 있도록 하는 것이 바람직하다. 고전압 소자용 게이트 산화막(20) 형성전에 BOE 또는 SC-1을 이용한 세정공정을 실시하여 기판상에 잔류하는 산화막을 제거하는 것이 바람직하다. 패드 질화막(30)은 후속 자기 정렬 플로팅 게이트 전극 형성공정시 충분한 플로팅 게이트 전극의 높이를 유지할 수 있을 정도의 두께로 증착하는 것이 바람직하다. 패드 질화막(30)을 형성함으로 인해 후속 트렌치 형성을 위한 식각공정시 제 1 영역(A) 및 제 2 영역(B)간의 게이트 산화막의 단차로 인해 야기 되었던 문제를 해결할 수 있다.
도 1b를 참조하면, 감광막 패턴을 식각마스크로 하는 식각공정을 통해 패드 질화막(30), 고전압 소자용 게이트 산화막(20) 및 반도체 기판(10)을 식각하여 소자 분리용 트렌치(40)를 형성한다.
트렌치(40)의 깊이는 소자의 특성을 감안하여 0.15 내지 0.25㎛ 가량의 셀로우 트렌치를 형성하는 것이 바람직하다. 트렌치(40)는 소정 각도의 슬루프(60 내지 89ㅀ)를 갖도록 형성하는 것이 바람직하다. 소정의 스트립 및 세정공정을 실시하여 감광막 패턴을 제거하고, 잔류하는 식각 부산물을 제거하는 것이 바람직하다.
도 1c를 참조하면, 전체 구조상에 필드 산화막을 증착한 다음, 패드 질화막(30)을 정지막으로 하는 제 1 평탄화 공정을 실시하여 소자 분리막(50)을 형성한다. 질화막 스트립 공정을 통해 잔류하는 패드 질화막(30)을 제거하여 소자 분리막(50)의 일부가 도출되도록 한다.
필드 산화막 증착전에 트렌치(40) 측벽의 식각 데미지(Damage)를 보상하기 위한 측벽 산화 공정을 실시하여 측벽 산화막(미도시)을 형성할 수 있다. 측벽 산화공정은 건식 산화공정을 통해 트렌치(40)의 측벽과 하부에 소정 두께의 측벽 산화막이 형성되도록 하는 것이 바람직하다. 이로써, 트렌치(40)의 프로파일을 완만하게 형성할 수 있다.
전체 구조상에 필드 산화막을 증착하여 트렌치(40)를 매립하되, 필드 산화막으로는 HDP 산화막을 사용하는 것이 효과적이다. 제 1 평탄화 공정으로 화학 기계적 연마(Chemical Mechanical Polishing; CMP)공정 또는 전면식각공정을 실시하는 것이 바람직하다. 제 1 평탄화 공정은 패드 질화막(30) 상에 잔류하는 필드 산화막을 제거하고, 필드 산화막 상에 잔존할 수 있는 산화막을 제거하기 위해 BOE 또는 HF를 이용한 후 세정공정을 실시하는 것이 바람직하다. 제 1 평탄화 공정시 과도한 식각이 되어 후속 공정의 배리어막으로 사용될 소자 분리막(50)의 돌출부의 높이가 감소하는 현상을 최대한 억제할 수 있도록 제어하는 것이 바람직하다. 인산(H3PO4) 수용액을 이용한 질화막 스트립 공정을 실시하여 패드 질화막(30)을 제거하는 것이 바람직하다.
도 1d를 참조하면, 제 2 영역(B)을 개방하는 소정의 마스크 패턴(미도시)을 형성한 다음, 이를 식각마스크로 하는 식각공정을 실시하여 제 2 영역(B) 상에 형성된 고전압 소자용 게이트 산화막(20)을 제거한다.
마스크 패턴을 전체 구조상에 감광막을 도포한 다음, 제 2 영역(B)을 개방하는 마스크를 이용한 사진 식각공정을 통해 형성하는 것이 바람직하다. 제 2 영역(B)을 개방하는 마스크 패턴을 식각마스크로 하는 식각공정은 BOE 또는 Piranha(H2SO4 + H2O2) 배스(Bath)를 이용한 습식 식각방법으로 제 2 영역(B)의 고전압 소자용 게이트 산화막(20)과 감광막을 동시에 제거하여 소자 분리막(50)의 돌출부를 통한 플로팅 게이트전극간의 스페이스를 확보하는 것이 바람직하다.
제 2 영역(B)에 기 형성된 고전압 소자용 게이트 산화막을 이용하여 이를 타겟으로 산화막을 딥하게 되면 소자 분리막의 돌출부가 높다란 펜스(Fence) 형태로 잔류하게 되어 플로팅 게이트 전극간의 좁은 스페이서를 확보할 수 있다.
도 1e를 참조하면, 소정의 세정공정을 실시하고, 산화 공정을 통해 제 2 영역(B)에 터널 산화막(55)을 형성한다. 전체 구조상에 제 1 폴리 실리콘막(60)을 증착한 다음, 소자 분리막(50)의 돌출부를 정지막으로 하는 제 2 평탄화 공정을 실시하여 제 1 영역(A)에는 고전압 소자용 게이트 전극의 일부를 형성하고, 제 2 영역(B)에는 플로팅 게이트 전극을 형성한다.
상기에서 터널 산화막(55) 전처리 세정공정을 실시하여 제 1 영역(A)의 고전압 소자용 게이트 산화막(20) 상부의 오염된 일부의 산화막을 제거하고, 제 2 영역(B)상에 잔류하는 불순물을 제거하는 것이 바람직하다. 산화공정을 실시하여 제 2 영역(B)에는 터널 산화막(55)을 형성하고, 제 1 영역(A)에는 목표로하는 두께의 고전압 소자용 게이트 산화막(20)을 형성하는 것이 바람직하다. 또한, 소자 분리막(50)의 돌출부간의 폭을 더 좁게 제어할 수 있다.
제 2 평탄화 공정으로 화학 기계적 연마(Chemical Mechanical Polishing; CMP)공정 또는 전면식각공정을 실시하는 것이 바람직하다. 제 2 평탄화 공정을 통해 제 2 영역에 형성되는 플로팅 게이트 전극을 완전히 전기적으로 고립할 수 있고, 그 높이를 조절할 수 있다. 또한, 후속 공정에 의해 형성될 유전체막과의 계면 거칠기를 개선할 수 있다.
도 1f를 참조하면, 전체 구조상에 유전체막(65), 제 2 폴리 실리콘막(70) 및 금속막(75)을 증착한 다음, 이를 패터닝 하여 플래시 소자용 게이트 전극을 형성한다.
유전체막(65) 증착전에 소정의 세정공정을 실시하여 불순물을 제거하면서, 플로팅 게이트 양측의 소자분리막(50)의 돌출부의 일부를 리세스시켜 플로팅 게이트 전극와 유전체막(65)간의 표면 영역을 충분히 확보하여 커플링 비를 충분히 크게 하는 것이 바람직하다.
유전체막(65)은 ONO(제 1 산화막-질화막-제 2 산화막; SiO2-Si3N4-SiO
2)구조의 유전체막을 형성하는 것이 바람직하다. 금속막(75)으로는 텅스텐 실리사이드막을 이용하여 형성하는 것이 바람직하다.
패터닝 공정은 금속막(75) 상에 질화막 계열의 물질막으로 구성된 하드 마스크막(미도시)을 형성한다. 감광막을 이용한 사진 식각공정을 실시하여 게이트 전극용 감광막 패턴을 형성한다. 감광막 패턴을 마스크로 하는 식각공정을 통해 하드 마스크막을 패터닝한다. 감광막 패턴과 하드 마스크막을 마스크로 하는 게이트 식각을 실시하여 금속막(75), 제 2 폴리 실리콘막(70), 유전체막(65)을 식각하여 컨트롤 게이트 전극을 형성하고, 계속적으로 플로팅 게이트 전극을 식각하여 제 2 영역(B)에는 플래시 소자용 게이트 전극을 형성하고, 제 1 영역(A)에는 고전압 소자용 게이트 전극을 형성한다. 게이트 전극 양측에 소정의 이온주입 공정을 통해 소스/드레인 을 형성한다.
상술한 바와 같이, 본 발명은 고전압 소자용 게이트 산화막을 형성한 다음, 소자 분리막과 플래시 소자용 플로팅 게이트 전극을 자기 정렬 방식으로 형성함으로써, 폴리 실리콘막을 제거한 만큼의 종횡비를 감소시켜 소자 분리용 트렌치 매립을 용이하게 할 수 있다.
또한, 플래시 메모리 셀 영역에 형성된 고전압 소자용 게이트 산화막을 소자 분리막형성 후, 제거하여 소자 분리막 돌출부를 형성하고, 이로인해 플로팅 게이트 전극간이 좁은 스페이스를 확보할 수 있다.
또한, 터널 산화막 전처리 세정 공정을 통해 고전압 소자용 게이트 산화막 상부의 오렴된 부분의 산화막을 제거하고, 산화 공정을 통해 추가 두께를 확보하여 우수한 특성을 고전압 소자용 게이트 산화막을 형성할 수 있고, 소자 분리막 돌출부간의 간격을 더 좁게 제어할 수 있다.
또한, 전체 구조상에 폴리 실리콘막을 도포한 다음, 소자 분리막 돌출부를 정지막으로 하는 평탄화 공정을 실시하여 플로팅 게이트 전극을 형성하고, 유전체막과의 계면 거칠기를 개선할 수 있어 소자의 신뢰도를 높일 수 있다.
또한, 유전체막 형성전 세정공정을 통해 소자 분리막 돌출부의 일부를 제거하여 표면적을 확보하여 충분한 커플링 비를 확보할 수 있다.
또한, 복찹한 공정/장비의 추가 없이 응용 및 적용이 가능하여 낮은 비용과 높은 신뢰성을 갖는 소자를 형성할 수 있다.
도 1a 내지 도 1f는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 20 : 고전압 소자용 게이트 산화막
30 : 패드 질화막 35 : 감광막 패턴
40 : 트렌치 50 : 소자 분리막
55 : 터널 산화막 60, 70 : 폴리 실리콘막
65 : 유전체막 75 : 도전막
Claims (4)
- 고전압 소자용 제 1 영역과 플래시 메모리 셀 용 제 2 영역이 정의 되고, 웰 및 문턱 전압 조절을 위한 이온층이 형성된 반도체 기판이 제공되는 단계;상기 반도체 기판상에 고전압 소자용 산화막 및 패드 질화막을 형성한 다음, 상기 패드 산화막, 상기 고전압 소자용 산화막 및 상기 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하는 단계;필드 산화막을 이용하여 상기 트렌치를 매립한 다음, 패드 질화막 상의 상기 필드 산화막을 제거하여 소자 분리막을 형성하는 단계;상기 패드 질화막을 제거하여 상기 소자 분리막의 일부가 돌출되도록 하는 단계;상기 제 2 영역의 상기 고전압 소자용 산화막을 제거하는 단계; 및전체 구조상에 터널 산화막 및 제 1 폴리 실리콘막을 순차적으로 증착한 다음, 상기 소자 분리막의 돌출부를 정지막으로 하는 평탄화 공정을 통해 플로팅 게이트 전극을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 2 영역의 상기 고전압 소자용 산화막을 제거하는 단계는,상기 제 2 영역을 개방하는 마스크 패턴을 형성하는 단계; 및상기 마스크 패턴을 식각 방지막으로 하여 BOE 또는 Piranha(H2SO4 + H2O 2) 배스(Bath)를 이용한 습식 식각을 실시하여 상기 제 2 영역 상의 상기 고전압 소자용 게이트 산화막과 상기 마스크 패턴을 동시에 식각하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 터널 산화막 증착 단계 전에,전처리 세정공정을 실시하여 상기 제 2 영역 상에 잔류하는 불순물을 제거하고, 상기 제 1 영역에 형성된 상기 고전압 소자용 게이트 산화막의 일부를 식각하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 플로팅 게이트 전극을 형성하는 단계 후,상기 플로팅 게이트 전극의 표면적을 확보하기 위해 전처리 세정 공정을 통해 상기 소자 분리막 돌출부의 상부 일부를 제거하는 단계;전체 구조상에 유전체막, 제 2 폴리 실리콘막 및 금속막을 순차적으로 형성하는 단계; 및상기 금속막, 상기 제 2 폴리 실리콘막, 상기 유전체막 및 상기 플로팅 게이트 전극을 패터닝하여 플래시 소자용 게이트 전극을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
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| KR1020040001665A KR100671622B1 (ko) | 2004-01-09 | 2004-01-09 | 플래시 메모리 소자의 제조 방법 |
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