KR20050067816A - 반도체 소자의 금속배선 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 본 발명의 사상은 소정 구조가 형성된 반도체 기판에 절연막을 형성하는 단계, 상기 절연막을 패터닝하여 트렌치를 형성하는 단계, 상기 형성된 결과물에 확산 방지막 및 시드층을 순차적으로 형성하는 단계, 상기 형성된 결과물에 제1 도금공정을 수행하여 도금층을 형성하는 단계, 상기 도금층이 포함된 결과물에 표면 웨팅(wetting)처리를 수행하는 단계, 상기 표면웨팅처리가 수행된 결과물 전면에 제2 도금 및 제3 도금공정을 수행하는 단계 및 상기 제2 도금 및 제3 도금공정이 완료된 상기 도금층을 포함한 결과물에 상기 절연막이 노출될 때까지 평탄화 공정을 수행하여 금속배선을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 금속배선 형성방법에 관한 것이다.
최근 들어 반도체 소자의 금속배선 형성공정은, 이 우수한 도금(electroplating)법을 많이 사용하고 있다.
상기 도금법에는 무전해 도금법, 전해 도금법이 있는데, 이 중 무전해도금법은 종횡비가 큰 금속배선 정의용 트렌치에 대해 우수한 갭필 특성을 보여주나, 그레인 사이즈가 작아 전자이동도에 대한 내성이 낮고 화학반응도 복잡하여 제어가 어렵고, 전해 도금법은 성장속도가 빠를 뿐만 아니라 화학반응성이 비교적 간단하고 취급이 쉬우며 그레인 사이즈가 크고 양호한 막질을 얻을 수 있으므로 전자이동도에 대한 내성이 우수한다.
그러나 도금법을 이용한 구리배선 매립공정은 소자 특성에 영향을 미치는 디펙(defect)을 함유하고 있어서 이의 감소를 위한 기술이 개발되고 있다.
상술한 문제점을 해결하기 위한 본 발명의 사상은 도금법을 이용한 구리배선 매립공정시 소자 특성에 영향을 미치는 디펙(defect)의 발생을 억제하는 반도체 소자의 금속배선 형성방법을 제공함에 있다.
상술한 문제점을 해결하기 위한 본 발명의 사상은 소정 구조가 형성된 반도체 기판에 절연막을 형성하는 단계, 상기 절연막을 패터닝하여 트렌치를 형성하는 단계, 상기 형성된 결과물에 확산 방지막 및 시드층을 순차적으로 형성하는 단계, 상기 형성된 결과물에 제1 도금공정을 수행하여 도금층을 형성하는 단계, 상기 도금층이 포함된 결과물에 표면 웨팅(wetting)처리를 수행하는 단계, 상기 표면웨팅처리가 수행된 결과물 전면에 제2 도금 및 제3 도금공정을 수행하는 단계 및 상기 제2 도금 및 제3 도금공정이 완료된 상기 도금층을 포함한 결과물에 상기 절연막이 노출될 때까지 평탄화 공정을 수행하여 금속배선을 형성하는 단계를 포함한다.
상기 제1 도금 공정은 전해 도금법(electroplating)또는 무전해 도금법을 이용하여 수행하는 것이 바람직하다.
상기 전해 도금법은 유니폴라 펄스도금(unipolar pulse plating), 바이폴라 펄스 역도금(bipolar reverse plating), DC 도금, 2스텝 DC 도금, 멀티 DC 도금 중 어느 하나로 수행하는 것이 바람직하다.
상기 표면 웨팅처리는 상기 도금층 표면에 계면활성제(surfactant), HCl 또는 H2SO4와 DI 워터가 혼합된 용액 및 DI워터 중 어느 하나로 수행하는 것이 바람직하다.
상기 제2 도금은 역도금(reverse plating) 또는 역펄스 도금(reverse pulse plating)으로 수행하는 역도금 공정인 것이 바람직하다.
상기 제3 도금은 순도금(forward plating) 또는 순펄스 도금(forward pulse plating)으로 수행하는 순도금공정인 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 4는 본 발명에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 소정 구조가 형성된 반도체 기판(10)에 층간 절연막(12)을 형성하고, 이 층간 절연막의 소정 영역에 포토레지스트 패턴(미도시)을 형성한 후 이를 식각 마스크로 층간 절연막을 식각하여, 금속배선이 정의될 트렌치(A)를 형성한다.
도 2를 참조하면, 상기 결과물의 벽면을 따라 확산 방지막(14) 및 시드층(16)을 순차적으로 형성한다.
도 3을 참조하면, 상기 결과물 전면에 제1 도금공정을 수행하여 도금층(18)을 형성하고, 상기 도금층에 표면 웨팅(wetting)처리를 수행한 후 제2 도금 및 제3 도금공정을 각각 수행하여, 구리배선 형성공정을 완료한다.
상기 제1 도금 공정은 전해 도금법(electroplating)또는 무전해 도금법을 이용하여 수행한다.
상기 전해 도금법은 유니폴라 펄스도금(unipolar pulse plating), 바이폴라 펄스 역도금(bipolar reverse plating), DC 도금, 2스텝 DC 도금, 멀티 DC 도금 중 어느 하나로 사용 가능하며, 멀티 DC 도금법을 시행하는 경우는 0.1mA∼5A의 웨팅 스테이지(wetting stage)전류를 포함하는 다단계 도금법, 1∼ 10A로 1∼ 100ms, 전력을 다시 앞 조건과 같은 조건으로 다시 걸고 제거하는 과정을 2∼10회 정도 반복하여 형성한다.
상기 전해도금법이 수행되는 전해도금용액은 CuSO4, H2SO4, HCl와 첨가제가 포함되는 데, 상기 첨가제는 PEG, PPG,계열의 계면활성제(surfactant)와 2황화물(Disuphide)계열의 가속제, 폴리마인(polyamine)계열의 레벨러(leveler)등의 조합으로 이루어진다.
또한, 전해도금용액으로는 첨가제가 첨가되지 않은 CuSO4와 H2SO4의 조합으로 구성된 전해액을 사용할 수 있는 데, CuSO4와 H2SO4의 비율은 1∼99: 1∼99의 비율로 구성된다.
상기 전해도금공정 수행 후 DI 워터를 이용하여 웨이퍼의 회전속도를 100~ 2500rpm의 조건에서 스핀과 린스드라이 공정을 수행한다.
상기 표면 웨팅 처리는 도금층(18) 표면에 계면활성제(surfactant)처리, DI워터 및 HCl 또는 H2SO4와 DI 워터가 혼합된 용액 중 어느 하나로 수행할 수 있다.
상기 제2 도금은 역도금(reverse plating) 또는 역펄스 도금(reverse pulse plating)으로 수행하는 역도금 공정이고, 제3 도금은 순도금(forward plating) 또는 순펄스 도금(forward pulse plating)으로 수행하는 순도금공정이다.
상기 제2 도금법인 역펄스 도금법을 수행할 때, 포워드 전류는 1~ 20A로 1~ 200ms, 오프타임은 1~ 30ms동안 유지하며, 리버스 전류는 1~ 10A 정도로 5~ 50ms의 동안 유지하며, 오프타임은 1~ 30ms동안 유지한다.
상기 제2 도금 및 제3 도금을 수행하면, 상기 도금층(18)에 형성된 보이드(void), 핀 홀(pin hole)등의 피트 디펙(pit defect)을 제거하게 된다. 다시 말해, 도금층에 형성된 보이드 및 핀홀 등의 피트 디펙(pit defect)의 사이즈를 역도금 공정으로 인해 넓히게 되고, 이어서 수행하는 순도금(forward plating)공정으로 인해 사이즈가 넓혀진 피트 디펙(pit defect)에 도금층을 재매립하여 피트 디펙(pit defect)을 제거하게 된다.
상기 역도금인 제2 도금공정과 순도금인 제3 도금공정을 수행할 때, 평균 웨이퍼전류 밀도는 1~ 50mA/㎠을 유지하도록 한다.
도 4를 참조하면, 상기 도금층(18)이 형성된 결과물에 층간 절연막(12)이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행하여 금속배선의 형성을 완료한다.
본 발명에 의하면, 도금층을 형성하는 제1 도금 공정을 수행한 후 제2 도금 및 제3 도금을 수행함으로써, 도금법을 이용한 구리배선 매립 공정시 소자 특성에 영향을 미치는 디펙(defect)의 발생을 억제할 수 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 도금층을 형성한 후 제1 도금 및 제2 도금을 수행함으로써, 도금법을 이용한 구리배선 매립공정시 소자 특성에 영향을 미치는 디펙(defect)의 발생을 억제할 수 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
도 1 내지 도 4는 본 발명에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 12: 층간 절연막
14: 확산 방지막 16: 시드층
18: 도금층 20: 구리배선
Claims (6)
- 소정 구조가 형성된 반도체 기판에 절연막을 형성하는 단계;상기 절연막을 패터닝하여 트렌치를 형성하는 단계;상기 형성된 결과물에 확산 방지막 및 시드층을 순차적으로 형성하는 단계;상기 형성된 결과물에 제1 도금공정을 수행하여 도금층을 형성하는 단계;상기 도금층이 포함된 결과물에 표면 웨팅(wetting)처리를 수행하는 단계;상기 표면웨팅처리가 수행된 결과물 전면에 제2 도금 및 제3 도금공정을 수행하는 단계; 및상기 제2 도금 및 제3 도금공정이 완료된 상기 도금층을 포함한 결과물에 상기 절연막이 노출될 때까지 평탄화 공정을 수행하여 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
- 제1 항에 있어서, 상기 제1 도금 공정은전해 도금법(electroplating)또는 무전해 도금법을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제2 항에 있어서, 상기 전해 도금법은유니폴라 펄스도금(unipolar pulse plating), 바이폴라 펄스 역도금(bipolar reverse plating), DC 도금, 2스텝 DC 도금 및 멀티 DC 도금 중 어느 하나로 수행하는 것을 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1 항에 있어서, 상기 표면 웨팅처리는HCl, H2SO4 및 DI 워터가 혼합된 용액, 계면활성제(surfactant) 및 DI워터 중 어느 하나로 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1 항에 있어서, 상기 제2 도금은역도금(reverse plating) 또는 역펄스 도금(reverse pulse plating)으로 수행하는 역도금 공정인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1 항에 있어서, 상기 제3 도금은순도금(forward plating) 또는 순펄스 도금(forward pulse plating)으로 수행하는 순도금공정인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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