KR20050067487A - Shallow trench isolation method of semiconductor device - Google Patents
Shallow trench isolation method of semiconductor device Download PDFInfo
- Publication number
- KR20050067487A KR20050067487A KR1020030098472A KR20030098472A KR20050067487A KR 20050067487 A KR20050067487 A KR 20050067487A KR 1020030098472 A KR1020030098472 A KR 1020030098472A KR 20030098472 A KR20030098472 A KR 20030098472A KR 20050067487 A KR20050067487 A KR 20050067487A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- film
- sion film
- sion
- applying
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000002955 isolation Methods 0.000 title claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 92
- 230000008569 process Effects 0.000 claims abstract description 72
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 45
- 150000004767 nitrides Chemical class 0.000 claims abstract description 38
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 25
- 238000005530 etching Methods 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 229910019142 PO4 Inorganic materials 0.000 claims abstract description 13
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 claims abstract description 13
- 239000010452 phosphate Substances 0.000 claims abstract description 13
- 238000004140 cleaning Methods 0.000 claims abstract description 11
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 4
- 230000001629 suppression Effects 0.000 abstract 1
- 229920000642 polymer Polymers 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000000151 deposition Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 239000002245 particle Substances 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000009271 trench method Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체 소자의 소자분리 방법에 관한 것으로 특히, 트렌치 식각을 위해 종래에 사용되던 패드산화막 및 패드질화막 대신에 SiON 단일막만을 사용함으로써, 모우트 억제 및 공정의 간소화를 가능케한 발명이다. 이를 위한 본 발명은, 활성영역과 필드영역을 정의하기 위한 반도체 소자의 트렌치 소자분리 방법에 있어서, 반도체 기판 상에 곧바로 SiON 막을 형성하는 단계; 상기 SiON 막 상에 트렌치 식각을 위한 포토레지스트 패턴을 형성하고 이를 이용하여 상기 SiON 막을 선택적으로 제거하는 단계; 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계; 상기 포토레지스트 패턴을 제거한 후, 세정공정을 적용하여 상기 SiON 막을 활성영역쪽으로 일정거리 후퇴시키는 단계; LET 공정을 적용하여 트렌치 탑 부분과 바닥부분에 라운드를 형성하는 단계; 상기 트렌치를 절연막으로 매립한 후, CMP 공정을 적용하는 단계; 및 인산 Dip 공정을 이용하여 상기 SiON 막을 제거하는 단계를 포함하여 이루어진다. The present invention relates to a device isolation method of a semiconductor device, and in particular, by using only a SiON single film instead of a pad oxide film and a pad nitride film conventionally used for trench etching, it is an invention that enables the suppression of the moat and the simplification of the process. To this end, the present invention provides a trench device isolation method of a semiconductor device for defining an active region and a field region, the method comprising: forming a SiON film directly on a semiconductor substrate; Forming a photoresist pattern for trench etching on the SiON film and selectively removing the SiON film using the photoresist pattern; Etching the semiconductor substrate to form a trench; Removing the photoresist pattern, and then applying a cleaning process to retreat the SiON film to the active region by a predetermined distance; Applying a LET process to form rounds in the trench top and bottom portions; Filling the trench with an insulating film, and then applying a CMP process; And removing the SiON film using a phosphate Dip process.
Description
본 발명은 반도체 소자의 트렌치 소자분리 방법에 관한 것으로 특히, 트렌치 식각을 위해 종래에 사용되던 패드산화막 및 패드질화막 대신에 SiON 단일막 만을 사용함으로써, 모우트 억제 및 공정의 간소화를 가능케한 발명이다.The present invention relates to a trench isolation method of a semiconductor device, and in particular, by using only a single SiON film instead of a pad oxide film and a pad nitride film conventionally used for trench etching, it is possible to suppress the moat and simplify the process.
반도체 소자를 제조하는 경우, 소자를 전기적으로 분리시키기 위하여 소자분리막이 형성되고 있다. 이러한 소자분리막을 형성하는 방법으로는 통상적으로 열산화막을 이용한 국부적 산화방법(Local Oxidation of Silicon : LOCOS)과 집적도에 유리한 트렌치(trench) 구조를 이용한 얕은 트렌치 소자분리막 형성방법(Shallow Trench Isolation : STI)이 많이 적용되고 있다.In the case of manufacturing a semiconductor device, an element isolation film is formed to electrically isolate the device. As a method of forming such a device isolation layer, a local trench method using a thermal oxide film (Local Oxidation of Silicon: LOCOS) and a shallow trench isolation method (STI) using a trench structure which is advantageous for integration are used. This is applied a lot.
그 중에서 열산화막 등을 이용한 로코스(LOCOS) 기법은, 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드산화막 열화와 같은 공정의 불안정 요인과, 버즈비크(bird's beak)에 따른 활성영역의 감소와 같은 문제점을 갖고 있기 때문에 이를 해결할 수 있는 소자분리 기술에 요구되었다.Among them, the LOCOS technique using a thermal oxide film is a method of instability of a process such as field oxide film deterioration due to a decrease in design rules of a semiconductor device, and an active region according to a bird's beak. Because of the problems such as reduction has been required in the device isolation technology to solve this problem.
이에 따라 대두된 기술이 얕은 트렌치 소자분리 기법(Shallow Trench Isolation : 이하, STI)이다. STI 기법은 반도체 기판에 트렌치를 형성하고, 트렌치 내부를 절연막으로 매립(gap-fill)함으로써 활성영역과 필드영역을 정의하는 소자분리 기법으로, 이러한 STI 기법은 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다. The emerging technology is the shallow trench isolation (STI). The STI technique is a device isolation technique that defines an active region and a field region by forming a trench in a semiconductor substrate and gap-filling the inside of the trench with an insulating film. The STI technique is not applicable to an ultra-high density semiconductor device manufacturing process. It is a promising technology.
도1a 내지 도1l은 종래기술에 따른 트렌치 소자분리 방법을 도시한 도면으로 이를 참조하여 종래기술의 문제점을 설명하기로 한다. 1A to 1L illustrate a trench isolation method according to the prior art, which will be described with reference to the related art.
먼저, 도1a에 도시된 바와같이 반도체 기판(10) 상에 패드산화막(11)을 형성한다. 여기서, 패드산화막(11)은 반도체 기판(10)과 후속 패드질화막(12) 간의 스트레스를 완화시켜 줄 목적으로 형성되는 막으로, 웨이퍼의 앞면 뿐만 아니라 웨이퍼의 뒷면에도 형성된다. 비록, 도1a에서는 웨이퍼의 앞면에만 형성되는 것으로 도시되어 있으나, 웨이퍼의 뒷면에도 형성된다.First, as shown in FIG. 1A, a pad oxide film 11 is formed on a semiconductor substrate 10. Here, the pad oxide film 11 is a film formed for the purpose of relieving stress between the semiconductor substrate 10 and the subsequent pad nitride film 12, and is formed not only on the front surface of the wafer but also on the back surface of the wafer. Although shown in FIG. 1A to be formed only on the front side of the wafer, it is also formed on the back side of the wafer.
다음으로 도1b에 도시된 바와같이 패드산화막(11) 상에 패드질화막(12)을 적층 형성한다. 종래기술에 따른 패드질화막(12)으로는 저압 퍼니스(Low Furnace) 방식으로 형성된 Si3N4 막이 사용되며, 이러한 패드질화막 역시, 퍼니스 방식의 특성상, 웨이퍼의 앞면뿐만 아니라 웨이퍼의 뒷면에도 형성되며, 도1b에서는 다만 이를 도시하지 않았을 뿐이다.Next, as illustrated in FIG. 1B, a pad nitride film 12 is laminated on the pad oxide film 11. As the pad nitride film 12 according to the related art, a Si 3 N 4 film formed by a low pressure furnace (Low Furnace) method is used, and such a pad nitride film is also formed on the back side of the wafer as well as the front side of the wafer, In FIG. 1B, only this is not shown.
만일, 패드질화막(12)을 사용하지 않는다면, 전술한 패드산화막(11)을 생략할 수 있는 장점이 있게 되나, 종래기술에서는 패드질화막(12)을 사용하는 관계로, 스트레스 완화를 위하여 패드산화막(11)을 사용하고 있다.If the pad nitride layer 12 is not used, the pad oxide layer 11 may be omitted. However, in the related art, the pad nitride layer 12 may be used to reduce stress. 11) is used.
다음으로 도1c에 도시된 바와같이 패드질화막(12) 상에 반사방지막(Bottom Anti Reflective Coating : 이하, BARC 막)(13)이 형성되며, 그 상부에 포토레지스트 패턴(14)이 형성된다. 즉, BARC 막(13) 상에 포토레지스트가 도포된 후, 적절한 노광, 현상공정을 통해 트렌치가 형성될 영역만을 오픈시키는 포토레지스트 패턴(14)이 형성된다.Next, as shown in FIG. 1C, a bottom anti-reflective coating 13 is formed on the pad nitride layer 12, and a photoresist pattern 14 is formed on the pad nitride layer 12. That is, after the photoresist is applied on the BARC film 13, a photoresist pattern 14 is formed which opens only the region where the trench is to be formed through appropriate exposure and development processes.
이어서 도1d에 도시된 바와같이, 포토레지스트 패턴(14)을 식각배리어로 하여, BARC 막(13)을 선택적으로 제거한 후, 연속적으로 패드질화막(12) 및 패드산화막(11)을 제거하여 트렌치가 형성될 영역의 반도체 기판(10)을 노출시킨다. Subsequently, as shown in FIG. 1D, the BARC film 13 is selectively removed using the photoresist pattern 14 as an etching barrier, and then the pad nitride film 12 and the pad oxide film 11 are successively removed to form a trench. The semiconductor substrate 10 in the region to be formed is exposed.
이와같이 종래기술에서는 반사방지막(13)이 별도로 사용되기 때문에, 반사방지막(13)을 식각하여야 하는 공정이 반드시 필요하다. As described above, since the antireflection film 13 is used separately, a process of etching the antireflection film 13 is necessary.
다음으로 도1e에 도시된 바와같이, 반도체 기판(10)을 노출시키는 패턴의 측벽에 폴리머(polymer)(15)를 증착하는 공정이 진행된다. 이러한 폴리머 증착공정은 트렌치 탑 부분에 라운드를 형성하기 위한 공정으로서, 가장 보편화된 방법이기도 하다. Next, as shown in FIG. 1E, a process of depositing a polymer 15 on the sidewall of the pattern exposing the semiconductor substrate 10 is performed. The polymer deposition process is a process for forming a round in the trench top portion, which is also the most common method.
하지만, 이와같이 폴리머 증착을 통해 탑 라운드를 형성하는 방법은, 파티클(particle) 제어 또는 프로파일(profile)의 재현성 면에 있어서 약점을 가지고 있으며, 별도의 폴리머 증착공정이 필요하기 때문에 공정이 복잡해 지는 단점이 있었다. However, this method of forming a top round through polymer deposition has a weak point in terms of particle control or profile reproducibility, and the process is complicated because a separate polymer deposition process is required. there was.
다음으로 도1f 내지 도1g에 도시된 바와같이 패턴의 측면에 폴리머(15)가 증착된 상태에서, 반도체 기판(10)을 식각하여 트렌치(16)를 형성하는 공정이 진행된다. 이때, 전술한 바와같이 폴리머 증착공정의 재현성 및 프로파일이 웨이퍼 전체에서 균일하지 않기 때문에, 상기 폴리머가 트렌치 식각시의 배리어 역할을 할 수도 있으며, 이렇게 될 경우, 원하지 않는 곳에서 실리콘이 원뿔형으로 만들어 지는 cone defect 를 유발하는 문제가 있었다. Next, as shown in FIGS. 1F to 1G, the process of forming the trench 16 by etching the semiconductor substrate 10 while the polymer 15 is deposited on the side of the pattern is performed. In this case, as described above, since the reproducibility and profile of the polymer deposition process are not uniform throughout the wafer, the polymer may serve as a barrier for trench etching, in which case the silicon may be conical in an undesired place. There was a problem causing cone defects.
이어서, 도1g에 도시된 바와같이, PR strip 공정과 세정공정이 진행되어, 포토레지스트 패턴(14)과 반사방지막(13) 및 폴리머(15)가 제거된다.Subsequently, as shown in FIG. 1G, the PR strip process and the cleaning process are performed to remove the photoresist pattern 14, the antireflection film 13, and the polymer 15.
이어서, 플라즈마 에치 데미지(plasma etch damage)를 이용한 LET(Light Etch Treatment) 공정이 진행되어, 트렌치 바닥 부분 및 트렌치 탑 부분에 라운드를 형성해 준다. 이와같은 탑 라운드를 형성하기 위해 폴리머를 사용하는 방법은 가장 보편적인 방법이나. 전술한 문제점들을 갖고 있어 그 보완이 필요하다.Subsequently, a light etching treatment (LET) process using plasma etch damage is performed to form rounds in the trench bottom and the trench top. The use of polymers to form top rounds like this is the most common. It has the above-mentioned problems and needs to be supplemented.
다음으로, 도1i에 도시된 바와같이 트렌치가 형성된 반도체 기판의 표면을 따라, 월 옥사이드(17) 및 라이너 질화막(18)을 증착하는 공정이 진행된다. 이때, 월 옥사이드(17) 및 라이너 질화막(18) 역시 웨이퍼의 뒷면에도 증착되지만 도1i에서는 이를 도시하지 않았다.Next, as shown in FIG. 1I, a process of depositing the wall oxide 17 and the liner nitride film 18 is performed along the surface of the trench-formed semiconductor substrate. At this time, the wall oxide 17 and the liner nitride film 18 are also deposited on the back side of the wafer, but not shown in FIG.
이와같이 라이너 질화막(18)을 사용하게 되면, 실리콘 기판에 응집된 스트레스가 감소하고, 소자 분리막에서 실리콘 기판으로의 도판트(dopant)들의 확산작용이 억제되는 등의 효과를 얻을 수 있어, 결국 소자의 리프레쉬 특성이 향상되는 것으로 알려져 있다. 때문에, 거의 모든 업체에서 라이너 질화막을 적용하고 있다.By using the liner nitride film 18 as described above, the stress aggregated on the silicon substrate is reduced, and the diffusion action of the dopants from the device isolation film to the silicon substrate is suppressed. It is known that the refresh characteristic is improved. Therefore, almost all companies apply liner nitride.
다음으로, 단차피복성(step coverage)이 우수한 HDP(High Density Plasma) 산화막(19) 등을 이용하여 트렌치를 매립하는 공정이 진행된다. Next, a process of filling a trench using an HDP (High Density Plasma) oxide film 19 having excellent step coverage is performed.
즉, 도1j에 도시된 바와같이 트렌치를 포함하는 전체구조 상에 HDP 산화막(19)을 두텁게 증착하여 트렌치를 매립한 다음, 도1k에 도시된 바와같이, 패드질화막(12)이 노출될 때까지 화학기계연마(Chemical Mechanical Polishing : CMP) 공정이 진행되어 표면을 평탄화 한다. That is, as shown in FIG. 1J, the HDP oxide film 19 is thickly deposited on the entire structure including the trench to fill the trench, and as shown in FIG. 1K, until the pad nitride film 12 is exposed. Chemical Mechanical Polishing (CMP) process is used to planarize the surface.
도1k를 참조하면, 웨이퍼 뒷면에도 형성되어 있는 패드산화막(11), 패드질화막(12), 월 옥사이드(17) 및 라이너 질화막(18)이 도시되어 있음을 알 수 있다. Referring to FIG. 1K, it can be seen that the pad oxide film 11, the pad nitride film 12, the wall oxide 17, and the liner nitride film 18 are also formed on the back surface of the wafer.
다음으로, 도1l에 도시된 바와같이 패드질화막(12)을 제거하기 위한 인산 Dip 공정이 진행되는 바, 종래기술에서는 패드질화막(12)이 웨이퍼의 뒷면에도 형성되어 있기 때문에, 웨이퍼 뒷면에 형성된 패드질화막(12)까지 제거하기 위해서는, 인산 Dip 공정의 시간이 늘어날 수 밖에 없었다. Next, as shown in FIG. 1L, a phosphate Dip process for removing the pad nitride film 12 is performed. In the related art, since the pad nitride film 12 is formed on the back side of the wafer, the pad formed on the back side of the wafer is formed. In order to remove the nitride film 12, the time of the phosphate Dip process was inevitably increased.
따라서, 인산 Dip 공정의 시간이 증가함에 따라, 도1l에 도시된 바와같이 모우트 현상이 더욱 심화되는 문제가 발생하였다.Therefore, as the time of the phosphate Dip process increases, the problem of the moat phenomenon is further intensified as shown in FIG.
전술한 바와같은 종래기술에서는, 트렌치 탑 라운드를 위해 공정재현성 및 프로파일 측면에서 균일성이 떨어지는 폴리머 증착방법을 사용하는 관계로, 실리콘 cone defect 와 같은 문제가 있었으며, 웨이퍼 뒷면에도 형성되는 패드질화막을 사용하는 관계로, 인산 Dip 공정의 시간의 증가하여 모우트 현상이 심화되는 문제가 있었다. 또한, 패드질화막을 사용하는 바, 패드질화막과 실리콘 기판과의 스트레스 완화를 위하여 패드산화막의 사용이 필수적이었으며, 패드질화막 상부에 반사방지막 역시 사용되고 있었으므로 전체적인 공정 스텝이 증가하는 단점이 있었다. In the prior art as described above, there is a problem such as a silicon cone defect due to the use of a polymer deposition method that is less uniform in terms of process reproducibility and profile for the trench top round, and uses a pad nitride film formed on the back surface of the wafer. In relation to this, there was a problem in that the increase in time of the phosphate Dip process caused the mourning phenomenon to deepen. In addition, since the pad nitride film was used, it was necessary to use the pad oxide film to relieve stress between the pad nitride film and the silicon substrate, and an anti-reflection film was also used on the pad nitride film.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 패드질화막 대신에 SiON 필름 단일막을 사용함으로서 전술한 문제점을 해결한 반도체 소자의 트렌치 소자분리 방법을 제공함을 그 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems, and an object of the present invention is to provide a trench device isolation method of a semiconductor device which solves the above problems by using a SiON film single film instead of a pad nitride film.
상기한 목적을 달성하기 위한 본 발명은, 활성영역과 필드영역을 정의하기 위한 반도체 소자의 트렌치 소자분리 방법에 있어서, 반도체 기판 상에 곧바로 SiON 막을 형성하는 단계; 상기 SiON 막 상에 트렌치 식각을 위한 포토레지스트 패턴을 형성하고 이를 이용하여 상기 SiON 막을 선택적으로 제거하는 단계; 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계; 상기 포토레지스트 패턴을 제거한 후, 세정공정을 적용하여 상기 SiON 막을 활성영역쪽으로 일정거리 후퇴시키는 단계; LET 공정을 적용하여 트렌치 탑 부분과 바닥부분에 라운드를 형성하는 단계; 상기 트렌치를 절연막으로 매립한 후, CMP 공정을 적용하는 단계; 및 인산 Dip 공정을 이용하여 상기 SiON 막을 제거하는 단계를 포함하여 이루어진다. According to an aspect of the present invention, there is provided a trench device isolation method of a semiconductor device for defining an active region and a field region, the method comprising: forming a SiON film directly on a semiconductor substrate; Forming a photoresist pattern for trench etching on the SiON film and selectively removing the SiON film using the photoresist pattern; Etching the semiconductor substrate to form a trench; Removing the photoresist pattern, and then applying a cleaning process to retreat the SiON film to the active region by a predetermined distance; Applying a LET process to form rounds in the trench top and bottom portions; Filling the trench with an insulating film, and then applying a CMP process; And removing the SiON film using a phosphate Dip process.
본 발명은 종래기술에서 사용된 반사방지막과 패드질화막 및 패드산화막 대신에 SION 단일막을 사용함으로써 제반문제를 말끔히 해결한 발명이다. 이때, SiON 막은 PECVD 법 등을 이용하여 웨이퍼의 한쪽 면에만 형성된다.The present invention solves all the problems by using a single SION film instead of the anti-reflection film, pad nitride film and pad oxide film used in the prior art. At this time, the SiON film is formed only on one side of the wafer using PECVD method or the like.
SiON 막은 통상의 포토리소그래피(Photo-Lithography) 공정에서 반사방지막으로 사용되는 막으로서, 이와같이 SiON 단일막을 사용하는 경우에는 다음과 같은 장점이 있다.The SiON film is a film used as an antireflection film in a conventional photo-lithography process, and thus, a SiON single film has the following advantages.
첫째, 본 발명에서는 패드질화막 대신에 SiON 막이 사용되므로, 종래의 스트레스 완화를 위한 패드산화막 역시 필요없기 때문에 공정이 단순화 된다.First, since the SiON film is used in place of the pad nitride film in the present invention, the process is simplified because the pad oxide film for the conventional stress relief is also unnecessary.
둘째, 본 발명에서 단일막으로 사용된 SiON 막은 포토공정에서 반사방지막으로 사용되었던 막으로, 종래기술에서와 같이 별도의 반사방지막을 형성할 필요가 없어 공정이 단순화 된다. 또한, 종래기술에서 사용된 별도의 BARC 식각공정이 필요없으므로, 포토레지스트의 두께를 최소화할 수 있어 미세소자 제작에 유리하다.Secondly, the SiON film used as a single film in the present invention is a film used as an anti-reflection film in a photo process, and thus, the process is not required to form a separate anti-reflection film as in the prior art, thereby simplifying the process. In addition, since a separate BARC etching process used in the prior art is not necessary, the thickness of the photoresist can be minimized, which is advantageous for manufacturing a micro device.
셋째, 본 발명에서는 트렌치 식각후, HF를 이용한 습식세정공정을 적용하여 SiON 막을 약간 후퇴시켜 주었으며, 이후에 통상적인 LET 공정을 진행하여 트렌치 탑 부분 및 바닥부분에 라운드를 형성하여 주었다. Third, in the present invention, after etching the trench, a wet retreat process using HF was applied to slightly retreat the SiON film, and then, a conventional LET process was performed to form rounds in the trench top and bottom portions.
즉, 폴리머를 사용하기 때문에 재현성, 파티클 제어, 프로파일 균일도 면에서 약점을 갖고 있는 종래기술 대신에, 본 발명에서는 습식식각제를 사용하는 세정공정을 이용하여 트렌치 탑 라운드를 형성하므로, 파티클 제어가 뛰어나며 안정된 프로파일을 얻을 수 있다.That is, instead of the prior art which has weaknesses in terms of reproducibility, particle control and profile uniformity due to the use of polymers, the present invention forms a trench top round using a cleaning process using a wet etchant, so that the particle control is excellent. A stable profile can be obtained.
네째, 본 발명에서 사용된 SiON 단일막은 웨이퍼의 한쪽 면에만 증착되고 있으므로, 이를 제거하기 위한 인산 Dip 시간이 종래보다 짧다. 따라서, 인산 Dip 시간의 증가로 인해 모우트 현상이 심화되는 것을 방지할 수 있었다. Fourth, since the SiON single film used in the present invention is deposited only on one side of the wafer, the phosphate Dip time for removing it is shorter than before. Therefore, it was possible to prevent the phenomena from intensifying due to the increase in the phosphate Dip time.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.
도2a 내지 도2k는 본 발명의 일실시예에 따른 반도체 소자의 트렌치 소자분리 방법을 도시한 공정단면도로서 이를 참조하며 설명한다.2A to 2K will be described with reference to the process cross-sectional view showing a trench device isolation method of a semiconductor device according to an embodiment of the present invention.
먼저, 도2a 내지 도2b에 도시된 바와같이 반도체 기판(30) 상에 플라즈마 여기 화학기상증착(Plsma Enhanced Chemical Vapor Deposition : PECVD) 방식을 이용하여 SiON 막(31)을 형성한다. 이때, SiON 막(31)은 웨이퍼의 한쪽 면에만 증착된다. First, as shown in FIGS. 2A to 2B, the SiON film 31 is formed on the semiconductor substrate 30 by using a plasma enhanced chemical vapor deposition (PECVD) method. At this time, the SiON film 31 is deposited only on one side of the wafer.
종래기술과 비교하면, 종래기술에서는 패드산화막 및 패드질화막이 필요하였으나, 본 발명에서는 이러한 막들이 필요없기 때문에 공정이 단순해 진다.Compared with the prior art, in the prior art, a pad oxide film and a pad nitride film were required, but in the present invention, since these films are not necessary, the process is simplified.
다음으로 도2c에 도시된 바와같이, SiON 막(31) 상에 곧바로 포토레지스트 패턴(32)이 형성된다. 즉, 종래에는 패드산화막, 패드질화막 및 반사방지막까지 형성된 이후에, 포토레지스트 패턴이 형성되었으나, 본 발명에서는 SiON 막(31) 상에 곧바로 포토레지스트 패턴(32)이 형성된다. Next, as shown in FIG. 2C, a photoresist pattern 32 is formed directly on the SiON film 31. That is, the photoresist pattern is formed after the pad oxide film, the pad nitride film, and the anti-reflection film in the related art. In the present invention, the photoresist pattern 32 is immediately formed on the SiON film 31.
다음으로 도2d에 도시된 바와같이 포토레지스트 패턴을 식각배리어로 하여 SiON 막을 선택적으로 제거하여 트렌치가 형성될 영역의 반도체 기판을 노출시키는 공정이 진행된다.Next, as shown in FIG. 2D, a process of exposing the semiconductor substrate in the region where the trench is to be formed by selectively removing the SiON film using the photoresist pattern as an etch barrier is performed.
종래기술에서는, 반사방지막(BARC)을 식각하는 별도의 식각스텝이 필요한 관계로 포토레지스트의 두께를 최소화할 수 없었으나, 본 발명에서는 BARC 식각이 필요없으므로, 포토레지스트의 두께를 최소화할 수 있는 장점이 있다. In the prior art, the thickness of the photoresist could not be minimized because a separate etching step for etching the anti-reflection film (BARC) was required. However, in the present invention, since the BARC etching is not necessary, the thickness of the photoresist may be minimized. There is this.
다음으로, 도2e에 도시된 바와같이 포토레지스트 패턴(32) 및 SiON 막(31)을 식각배리어로 하여 반도체 기판(30)을 일정깊이 식각하여 트렌치(33)를 형성하는 공정이 수행된다.Next, as shown in FIG. 2E, a process of forming the trench 33 by etching the semiconductor substrate 30 to a predetermined depth by using the photoresist pattern 32 and the SiON film 31 as an etching barrier is performed.
이어서, 도2f에 도시된 바와같이 포토레지스트 패턴(32)을 제거하는 PR strip 공정 및 HF 등을 이용한 습식 세정공정이 진행된다. 이때, HF 등을 이용한 습식 세정공정에서 SiON 막(31)이 활성영역 쪽으로 일정거리 후퇴(retraction)하도록 세정공정을 조절할 수 있다. Subsequently, as shown in FIG. 2F, a PR strip process for removing the photoresist pattern 32 and a wet cleaning process using HF and the like are performed. In this case, in the wet cleaning process using HF or the like, the cleaning process may be adjusted such that the SiON film 31 is retracted by a predetermined distance toward the active region.
이러한 세정공정의 결과, SiON 막(31)은 활성영역 안쪽으로 일정거리 후퇴하며(도2f에서 A로 표시), 도2f를 참조하면, 마치 종래의 폴리머 증착방법을 적용한 것과 같이 트렌치 탑 부분만을 약간 노출시키는 프로파일을 얻을 수 있다.As a result of this cleaning process, the SiON film 31 retreats a certain distance into the active region (indicated by A in FIG. 2F), and referring to FIG. 2F, only a portion of the trench top portion is applied as if the conventional polymer deposition method was applied. A profile that exposes can be obtained.
종래에는 이러한 프로파일을 얻기 위하여 폴리머 증착방법을 사용하였으나, 파티클 제어가 어려웠으며, 폴리머가 트렌치 식각공정에서 배리어 역할을 하는 불상사가 생길 수도 있으며, 또한 폴리머 증착공정이 웨이퍼 전체에서 균일하게 이루어지지 않는 등의 문제가 있음은 전술한 바와같다. Conventionally, a polymer deposition method was used to obtain such a profile, but it was difficult to control particles, and a polymer may be formed as a barrier that acts as a barrier in the trench etching process. The problem of is as described above.
하지만, 본 발명에서는 습식식각법을 이용하여, 도2f에 도시된 바와같은 프로파일을 얻고 있기 때문에, 파티클 제어 측면에서 훨씬 우수하며, 균일도 향상 및 안정적인 프로파일을 얻을 수 있는 장점이 있다.However, in the present invention, by using the wet etching method, since the profile as shown in Figure 2f is obtained, it is much superior in terms of particle control, and there is an advantage in that uniformity improvement and stable profile can be obtained.
다음으로, 도2g에 도시된 바와같이 Plasma Etch Damage Treatment를 이용한 통상적인 LET 공정을 적용하여 트렌치 탑 부분 및 바닥 부분에 라운드를 형성하여 준다.Next, as shown in Figure 2g by applying a conventional LET process using the Plasma Etch Damage Treatment to form a round in the trench top portion and the bottom portion.
다음으로, 도2h에 도시된 바와같이 트렌치가 형성된 반도체 기판의 표면을 따라, 월 옥사이드(34) 및 라이너 질화막(35)을 증착하는 공정이 진행된다. 이때, 월 옥사이드(34) 및 라이너 질화막(35) 역시 웨이퍼의 뒷면에도 증착되지만 도2h에서는 이를 도시하지 않았다.Next, as shown in FIG. 2H, a process of depositing the wall oxide 34 and the liner nitride film 35 is performed along the surface of the semiconductor substrate on which the trench is formed. At this time, the wall oxide 34 and the liner nitride film 35 are also deposited on the back side of the wafer, but not illustrated in FIG. 2H.
이와같이 라이너 질화막(35)을 사용하게 되면, 실리콘 기판에 응집된 스트레스가 감소하고, 소자 분리막에서 실리콘 기판으로의 도판트(dopant)들의 확산작용이 억제되는 등의 효과를 얻을 수 있어, 결국 소자의 리프레쉬 특성이 향상되는 것으로 알려져 있다. 때문에, 거의 모든 업체에서 라이너 질화막을 적용하고 있다.When the liner nitride film 35 is used in this way, the stress agglomerated on the silicon substrate is reduced, and the diffusion action of the dopants from the device isolation film to the silicon substrate is suppressed. It is known that the refresh characteristic is improved. Therefore, almost all companies apply liner nitride.
다음으로, 도2i에 도시된 바와같이 단차피복성(step coverage)이 우수한 HDP(High Density Plasma) 산화막(36)을 1500Å 정도 증착하여 트렌치를 매립하는 공정이 진행된다. 전술한 HDP 산화막 이외에도, O3 TEOS 산화막이 트렌치 매립에 사용될 수도 있다.Next, as shown in FIG. 2I, a process of filling a trench by depositing about 1500 Å of an HDP (High Density Plasma) oxide film 36 having excellent step coverage is performed. In addition to the above-described HDP oxide film, an O 3 TEOS oxide film may be used for trench filling.
다음으로, 도2j에 도시된 바와같이, SiON 막(31)이 노출될 때까지 화학기계연마(Chemical Mechanical Polishing : CMP) 공정이 진행되어 표면을 평탄화 한다.Next, as shown in FIG. 2J, a chemical mechanical polishing (CMP) process is performed until the SiON film 31 is exposed to planarize the surface.
도2j를 참조하면, 웨이퍼 뒷면에도 형성되어 있는 월 옥사이드(34) 및 라이너 질화막(35)이 도시되어 있음을 알 수 있다. Referring to FIG. 2J, it can be seen that the wall oxide 34 and the liner nitride film 35 are also formed on the back surface of the wafer.
다음으로, 도2k에 도시된 바와같이 SiON 막(31)을 제거하기 위한 인산 Dip 공정이 진행된다. 본 발명에서 사용된 SiON 막(31)은 웨이퍼의 앞면에만 증착되기 때문에 인산 Dip 공정의 시간을 감소시킬 수 있었다. 따라서, 본 발명에서는 인산 Dip 공정의 시간이 종래보다 감소함에 따라, 모우트 현상을 억제할 수 있는 장점이 있다. 도2k를 참조하면, 종래기술의 도1l보다 모우트 현상이 억제되고 있음을 알 수 있다. Next, as shown in FIG. 2K, a phosphoric acid Dip process for removing the SiON film 31 is performed. Since the SiON film 31 used in the present invention is deposited only on the front surface of the wafer, it was possible to reduce the time of the phosphate Dip process. Therefore, in the present invention, as the time of the phosphate Dip process is reduced compared to the conventional, there is an advantage that can suppress the phenomena phenomenon. Referring to FIG. 2K, it can be seen that the moat phenomenon is suppressed than that of FIG.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in Esau.
본 발명을 반도체 소자의 제조에 적용하면 다음과 같은 장점이 있다. 첫째, 본 발명에서는 패드질화막 대신에 SiON 막이 사용되므로, 종래의 스트레스 완화를 위한 패드산화막 역시 필요없기 때문에 공정이 단순화 된다.Application of the present invention to the manufacture of semiconductor devices has the following advantages. First, since the SiON film is used in place of the pad nitride film in the present invention, the process is simplified because the pad oxide film for the conventional stress relief is also unnecessary.
둘째, 본 발명에서 단일막으로 사용된 SiON 막은 포토공정에서 반사방지막으로 사용되었던 막으로, 종래기술에서와 같이 별도의 반사방지막을 형성할 필요가 없어 공정이 단순화 된다. 또한, 종래기술에서 사용된 별도의 BARC 식각공정이 필요없으므로, 포토레지스트의 두께를 최소화할 수 있어 미세소자 제작에 유리하다.Secondly, the SiON film used as a single film in the present invention is a film used as an anti-reflection film in a photo process, and thus, the process is not required to form a separate anti-reflection film as in the prior art, thereby simplifying the process. In addition, since a separate BARC etching process used in the prior art is not necessary, the thickness of the photoresist can be minimized, which is advantageous for manufacturing a micro device.
셋째, 본 발명에서는 트렌치 식각후, HF를 이용한 습식세정공정을 적용하여 SiON 막을 약간 후퇴시켜 주었으며, 이후에 통상적인 LET 공정을 진행하여 트렌치 탑 부분 및 바닥부분에 라운드를 형성하여 주었다. Third, in the present invention, after etching the trench, a wet retreat process using HF was applied to slightly retreat the SiON film, and then, a conventional LET process was performed to form rounds in the trench top and bottom portions.
즉, 폴리머를 사용하기 때문에 재현성, 파티클 제어, 프로파일 균일도 면에서 약점을 갖고 있는 종래기술 대신에, 본 발명에서는 습식식각제를 사용하는 세정공정을 이용하여 트렌치 탑 라운드를 형성하므로, 파티클 제어가 뛰어나며 안정된 프로파일을 얻을 수 있다.That is, instead of the prior art which has weaknesses in terms of reproducibility, particle control and profile uniformity due to the use of polymers, the present invention forms a trench top round using a cleaning process using a wet etchant, so that the particle control is excellent. A stable profile can be obtained.
네째, 본 발명에서 사용된 SiON 단일막은 웨이퍼의 한쪽 면에만 증착되고 있으므로, 이를 제거하기 위한 인산 Dip 시간이 종래보다 짧다. 따라서, 인산 Dip 시간의 증가로 인해 모우트 현상이 심화되는 것을 방지할 수 있었다. Fourth, since the SiON single film used in the present invention is deposited only on one side of the wafer, the phosphate Dip time for removing it is shorter than before. Therefore, it was possible to prevent the phenomena from intensifying due to the increase in the phosphate Dip time.
도1a 내지 도1l은 종래기술에 따라 트렌치 소자분리 공정을 도시한 공정단면도,1A to 1L are process cross-sectional views illustrating a trench isolation process according to the prior art;
도2a 내지 도2k는 본 발명의 일실시예에 따른 트렌치 소자분리 방법을 도시한 공정단면도. Figures 2a to 2k is a process cross-sectional view showing a trench isolation method according to an embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
30 : 기판30: substrate
31 : SiON 막31: SiON film
32 : 포토레지스트 패턴32: photoresist pattern
33 : 트렌치33: trench
34 : 월 옥사이드34: wall oxide
35 : 라이너 질화막35: liner nitride film
36 : 갭필 절연막 36: gap fill insulating film
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030098472A KR20050067487A (en) | 2003-12-29 | 2003-12-29 | Shallow trench isolation method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030098472A KR20050067487A (en) | 2003-12-29 | 2003-12-29 | Shallow trench isolation method of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050067487A true KR20050067487A (en) | 2005-07-04 |
Family
ID=37258142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030098472A KR20050067487A (en) | 2003-12-29 | 2003-12-29 | Shallow trench isolation method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050067487A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100894792B1 (en) * | 2007-11-02 | 2009-04-24 | 주식회사 하이닉스반도체 | Method of forming isolation film of semiconductor device |
| CN102437047A (en) * | 2011-08-29 | 2012-05-02 | 上海华力微电子有限公司 | Shallow trench isolation (STI) structure chemical mechanical polishing (CMP) method and STI structure manufacture method |
-
2003
- 2003-12-29 KR KR1020030098472A patent/KR20050067487A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100894792B1 (en) * | 2007-11-02 | 2009-04-24 | 주식회사 하이닉스반도체 | Method of forming isolation film of semiconductor device |
| CN102437047A (en) * | 2011-08-29 | 2012-05-02 | 上海华力微电子有限公司 | Shallow trench isolation (STI) structure chemical mechanical polishing (CMP) method and STI structure manufacture method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100280107B1 (en) | How to form trench isolation | |
| US7608519B2 (en) | Method of fabricating trench isolation of semiconductor device | |
| KR100399986B1 (en) | Method for Forming Shallow Trench Isolation | |
| KR100518587B1 (en) | Fabrication Method for shallow trench isolation structure and microelectronic device having the same structure | |
| KR20010008579A (en) | Method for forming sti-type field oxide layer of a semiconductor device | |
| KR20050067487A (en) | Shallow trench isolation method of semiconductor device | |
| KR100500942B1 (en) | Fabricating method for trench isoaltion layer using bottom anti reflection coating | |
| KR100305144B1 (en) | Method of forming shallow trench isolation layer in semiconductor device | |
| KR100478496B1 (en) | Formation method of trench oxide in semiconductor device | |
| KR100868925B1 (en) | Method for forming the Isolation Layer of Semiconductor Device | |
| KR20000015466A (en) | Trench isolation method | |
| KR20010019185A (en) | Method for fabrication a trench isolation | |
| KR100954418B1 (en) | Method for forming isolation layer of semiconductor device | |
| KR100567872B1 (en) | Method for forming isolation layer in a semiconductor manufacturing device | |
| KR20050002439A (en) | Manufacturing method for semiconductor device | |
| KR19990011893A (en) | Isolation Area Formation Method | |
| KR100567747B1 (en) | Method for fabricating isolation barrier of semiconductor device | |
| KR20020018875A (en) | Method for forming STI type Isolation layer of semiconductor device | |
| KR20010010027A (en) | Method for forming trench isolation | |
| KR20050069427A (en) | Method for fabricating shallow trench isolation | |
| KR20040059444A (en) | Method for forming trench type isolation layer in semiconductor device | |
| KR20040059439A (en) | Method for forming trench type isolation layer in semiconductor device | |
| KR20010001451A (en) | A fabricating method for semiconductor device | |
| KR20040029862A (en) | Fabrication method of semiconductor device | |
| KR20010016911A (en) | Method of fabricating a trench isolation |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |